KR20140029708A - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

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Abstract

다수의 입력 신호의 스큐를 제어하는 반도체 장치에 관한 것으로, 신호 전달 특성 정보를 예정된 패드를 통해 입력받아 저장하기 위한 특성 저장부, 및 상기 특성 저장부에서 출력되는 제어 신호에 따라 제어되며, 상기 제어 신호에 대응하는 상기 신호 전달 특성 정보를 상기 예정된 패드를 통해 입력되는 신호에 반영하여 출력하기 위한 특성 반영부를 구비하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 다수의 입력 신호의 스큐를 제어하는 반도체 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 외부로부터 커맨드, 어드레스, 데이터 등과 같은 다양한 신호를 입력받아 쓰기 동작 또는 읽기 동작을 수행한다. 쓰기 동작은 어드레스와 데이터를 입력받아 어드레스에 대응하는 메모리 셀에 데이터를 저장하는 동작을 의미하며, 읽기 동작은 어드레스에 대응하는 메모리 셀에 저장된 데이터를 외부로 출력하는 동작을 의미한다.
한편, 요즈음 반도체 메모리 장치는 고속화, 대용량화로 발전하고 있으며, 이에 따라 한번에 처리하는 데이터 양이 점점 늘어나고 있다. 이렇게 처리될 수 있는 데이터의 양이 늘어날 수 있는 것은 동작 주파수의 속도가 점점 높아지는 이유도 있지만 데이터를 병렬로 입력받아 처리하는 구조 또한 그 이유가 된다. 즉, 다수의 데이터를 다수의 데이터 패드를 통해 한꺼번에 입력받으면 그만큼 많은 양의 데이터 처리 동작이 가능한 것이다.
도 1 은 일반적인 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치(110)는 제1 내지 제n 지연부(111_1, 111_2, ... , 111_n)와, 데이터 저장부(112), 및 스큐 제어부(113)를 구비한다. 참고로, 반도체 메모리 장치(110)는 다수의 데이터(DQ1, DQ2, ... , DQn)와, 다수의 어드레스(ADD), 및 다수의 커맨드(CMD)를 해당 패드(120)로부터 입력받아 쓰기 동작 또는 읽기 동작을 수행한다.
제1 내지 제n 지연부(111_1, 111_2, ... , 111_n)는 다수의 데이터 패드를 통해 입력되는 다수의 데이터(DQ1, DQ2, ... , DQn) 각각에 제1 내지 제n 지연 제어 신호(CTR1<1:m>, CTR2<1:m>, ... , CTRn<1:m>)에 대응하는 시간을 반영하여 데이터 저장부(112)로 출력한다. 데이터 저장부(112)는 쓰기 동작시 다수의 데이터(DQ1, DQ2, ... , DQn)를 입력받아 저장하고, 읽기 동작시 저장된 데이터를 제1 내지 제n 지연부(111_1, 111_2, ... , 111_n)로 출력한다. 이어서, 스큐 제어부(113)는 어드레스(ADD)와 커맨드(CMD)에 따라 제1 내지 제n 지연 제어 신호(CTR1<1:m>, CTR2<1:m>, ... , CTRn<1:m>)를 생성한다.
여기서, 제1 내지 제n 지연부(111_1, 111_2, ... , 111_n)는 제1 내지 제n 지연 제어 신호(CTR1<1:m>, CTR2<1:m>, ... , CTRn<1:m>)에 응답하여 다수의 데이터(DQ1, DQ2, ... , DQn)에 반영되는 스큐를 보상하기 위한 것이다.
보다 자세히 말하면, 외부에서 입력되는 다수의 데이터(DQ1, DQ2, ... , DQn)가 동일한 시점에 해당 데이터 패드로 입력된다 하더라도 다수의 데이터(DQ1, DQ2, ... , DQn) 각각에는 서로 다른 신호 전달 경로로 인한 서로 다른 스큐가 반영된다. 따라서, 다수의 데이터(DQ1, DQ2, ... , DQn)는 동일한 시점이 아닌 서로 다른 시점에 데이터 저장부(112)에 전달되는데, 이를 보상하기 위한 회로가 제1 내지 제n 지연부(111_1, 111_2, ... , 111_n)이다. 즉, 제1 내지 제n 지연부(111_1, 111_2, ... , 111_n)는 제1 내지 제n 지연 제어 신호(CTR1<1:m>, CTR2<1:m>, ... , CTRn<1:m>)에 따라 지연량이 설정되고, 다수의 데이터(DQ1, DQ2, ... , DQn)는 해당 지연량만큼 지연되어 데이터 저장부(112)로 전달된다. 이러한 지연 동작을 통하여 다수의 데이터(DQ1, DQ2, ... , DQn)는 동일한 시점에 데이터 저장부(112)로 전달되는 것이 가능하다.
위에서 살펴본 바와 같이, 제1 내지 제n 지연부(111_1, 111_2, ... , 111_n) 각각은 제1 내지 제n 지연 제어 신호(CTR1<1:m>, CTR2<1:m>, ... , CTRn<1:m>)에 따라 지연량이 결정되며, 스큐 제어부(113)는 테스트 동작 모드시 입력되는 다수의 어드레스(ADD)와 다수의 커맨드(CMD)에 응답하여 제1 내지 제n 지연 제어 신호(CTR1<1:m>, CTR2<1:m>, ... , CTRn<1:m>)를 생성한다.
한편, 반도체 메모리 장치가 고속화, 대용량화로 발전함에 따라 다수의 데이터(DQ1, DQ2, ... , DQn)의 개수는 점점 늘어나고 있으며, 이에 따라 다수의 데이터(DQ1, DQ2, ... , DQn)에 대응하는 지연부의 개수 역시 늘어나고 있다. 그리고, 이에 따라 제1 내지 제n 지연부(111_1, 111_2, ... , 111_n)를 제어하기 위한 제1 내지 제n 지연 제어 신호(CTR1<1:m>, CTR2<1:m>, ... , CTRn<1:m>)의 개수 역시 늘어나고 있다. 여기서, 제1 내지 제n 지연 제어 신호(CTR1<1:m>, CTR2<1:m>, ... , CTRn<1:m>)의 개수 증가는 이를 전달하는 전달 라인의 개수 증가를 의미하며, 이는 곧 레이아웃 설계시 부담으로 작용한다.
또한, 제1 내지 제n 지연부(111_1, 111_2, ... , 111_n) 각각의 시간을 세밀하게 제어하기 위해서는 제1 내지 제n 지연 제어 신호(CTR1<1:m>, CTR2<1:m>, ... , CTRn<1:m>) 각각의 신호 개수가 m 개 보다 늘어나야 한다. 여기서, 제1 내지 제n 지연 제어 신호(CTR1<1:m>, CTR2<1:m>, ... , CTRn<1:m>)의 경우 비교적 긴 신호 라인을 통해 전달된다. 즉, 지연 제어 신호의 개수가 늘어나면 긴 신호 라인의 개수도 늘어나며, 이 역시 레이아웃 설계시 부담으로 작용한다.
본 발명의 실시예는 입력 단자를 통해 입력되는 제어 신호에 따라 동일한 입력 단자를 통해 입력되는 데이터의 신호 전달 특성을 제어하는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 신호 전달 특성 정보를 예정된 패드를 통해 입력받아 저장하기 위한 특성 저장부; 및 상기 특성 저장부에서 출력되는 제어 신호에 따라 제어되며, 상기 제어 신호에 대응하는 상기 신호 전달 특성 정보를 상기 예정된 패드를 통해 입력되는 신호에 반영하여 출력하기 위한 특성 반영부를 구비할 수 있다.
바람직하게, 상기 예정된 패드를 통해 입력되는 신호를 동작 모드에 따라 상기 특성 저장부 또는 상기 특성 반영부에 선택적으로 전달하기 위한 신호 다중화부를 더 구비할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 다수의 입출력 패드 각각에 대응하며, 해당 입출력 패드를 통해 입력되는 신호 전달 특성 정보를 저장하고 상기 해당 입출력 패드로 입출력되는 데이터에 상기 신호 전달 특성 정보를 반영하기 위한 특성 제어부; 및 상기 특성 제어부를 통해 출력되는 데이터를 저장하거나, 자신에게 저장된 데이터를 상기 특성 제어부로 출력하는 데이터 저장부를 구비할 수 있다.
바람직하게, 상기 노말 동작 모드와 상기 특정 저장 동작 모드를 선택적으로 제어하기 위한 동작 모드 제어부를 더 구비할 수 있고, 상기 특성 제어부는 상기 동작 모드 제어부의 출력 신호에 응답하여 제어되는 것을 특징으로 할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법, 읽기 및 쓰기 동작시 입출력되는 데이터의 신호 전달 특성을 예정된 패드를 통해 입력받아 저장하는 단계; 상기 쓰기 동작시 상기 예정된 패드를 통해 데이터를 입력받아 쓰기 동작에 대응하는 신호 전달 특성을 반영하여 저장 회로로 전달하는 단계; 및 상기 읽기 동작시 출력될 데이터에 읽기 동작에 대응하는 신호 전달 특성을 반영하여 상기 예정된 패드를 통해 출력하는 단계를 포함할 수 있다.
바람직하게, 상기 저장하는 단계 이후 상기 쓰기 동작 또는 상기 읽기 동작을 수행하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 동일한 입력 단자를 통해 데이터와 제어 신호를 입력받으며, 이 제어 신호를 이용하여 데이터의 신호 전달 특성을 제어하는 것이 가능하다.
데이터의 신호 전달 특성을 제어하는 회로 구성을 최소화함으로써, 반도체 장치의 면적을 줄여줄 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 2 는 본 발명의 실시예에 따른 반도체 장치의 일부 구성을 설명하기 위한 블록도이다.
도 3 은 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 반도체 장치의 일부 구성을 설명하기 위한 블록도이다.
도 2 를 참조하면, 반도체 장치는 입력 패드(210)와, 신호 다중화부(220)와, 특성 저장부(230), 및 특성 반영부(240)를 구비한다.
신호 다중화부(220)는 입력 패드(210)를 통해 입력되는 신호(DAT_IN, 이하, '입력 신호'라 칭함)를 특성 저장 동작 모드 또는 노말 동작 모드에 따라 특성 저장부(230) 또는 특성 반영부(240)로 선택적으로 전달하기 위한 것으로, 입력 신호(DAT_IN)는 선택 신호(SEL)에 따라 선택적으로 전달된다. 여기서, 선택 신호(SEL)는 노말 동작 모드와 특성 저장 동작 모드에 대응하는 신호로써, 특성 저장 동작 모드시 입력 신호(DAT_IN)는 특성 저장부(230)로 전달되고, 노말 동작 모드시 입력 신호(DAT_IN)는 특성 반영부(240)로 전달된다.
여기서, 특성 저장 동작 모드는 노말 동작 모드시 입력 신호(DAT_IN)에 반영하기 위한 신호 전달 특성을 특성 저장부(230)에 저장하기 위한 동작 모드를 의미한다. 즉, 노말 동작 모드시 입력 신호(DAT_IN)는 일반적인 어떤 신호가 될 수 있으며, 특성 저장 동작 모드시 입력 신호(DAT_IN)는 신호 전달 특성에 대한 정보(이하, '신호 전달 특성 정보'라 칭함)를 가지는 신호가 된다. 예컨대, 신호 전달 특성 정보에는 신호의 지연 정보 및 신호의 스큐 정보 등이 될 수 있다.
특성 저장부(230)는 특성 저장 동작 모드시 입력 신호(DAT_IN)를 저장하기 위한 것으로, 특성 저장 동작 모드시 입력 신호(DAT_IN)를 통해 입력되는 신호 전달 특성 정보가 저장되며 노말 동작 모드시 이렇게 저장된 신호 전달 특성 정보를 제어 신호(CTR)로 출력한다.
특성 반영부(240)는 제어 신호(CTR)에 따라 제어되며, 특성 저장부(230)에 저장된 신호 전달 특성 정보를 입력 신호(DAT_IN)에 반영한다. 즉, 출력 신호(DAT_OUT)는 입력 신호(DAT_IN)에 제어 신호(CTR)에 대응하는 신호 전달 특성 정보를 반영한 신호가 된다. 예컨대, 제어 신호(CTR)가 신호의 지연 정도에 대한 신호 전달 특성 정보를 가진다면, 출력 신호(DAT_OUT)는 입력 신호(DAT_IN)에 제어 신호(CTR)에 대응하는 시간만큼을 반영한 신호가 된다.
이하, 도 2 의 간단한 회로 동작을 살펴보기로 한다.
우선, 특성 저장 동작 모드시 입력 신호(DAT_IN)로 신호 전달 특성 정보가 입력되고, 이는 신호 다중화부(220)를 거쳐 특성 저장부(230)에 저장된다. 이어서, 노말 동작 모드시 입력 신호(DAT_IN)로 예정된 신호가 입력되고, 특성 반영부(240)는 이렇게 입력되는 신호에 제어 신호(CTR)에 대응하는 신호 전달 특성 정보를 반영하여 출력한다.
본 발명의 실시예에 따른 반도체 장치는 임의의 입력 신호와 그 신호의 신호 전달 특성 정보를 하나의 입력 패드(210)를 통해 입력받으며, 신호 전달 특성 정보에 대응하는 제어 신호(CTR)에 응답하여 그 임의의 신호의 신호 전달 특성을 제어하는 것이 가능하다.
도 3 은 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다. 참고로, 도 3 은 신호 전달 특성 중 지연 정도를 제어하기 위한 구성을 일례로 하지만, 다양한 설계 변경을 통해 여러 가지 신호 전달 특성을 제어하는 것이 가능하다.
도 3 을 참조하면, 반도체 메모리 장치(310)는 제1 및 제2 특성 제어부(311, 312)를 포함하는 다수의 특성 제어부와, 데이터 저장부(313), 및 동작 모드 제어부(314)를 구비한다.
다수의 특성 제어부는 다수의 입출력 패드(320) 각각에 대응한다. 이하, 설명의 편의를 위하여 다수의 특성 제어부 중 제1 특성 제어부(311)를 대표로 설명하기로 한다. 제1 특성 제어부(311)는 제1 입출력 패드(321)에 대응하며, 제1 입출력 패드(321)를 통해 입력되는 신호 전달 특성 정보를 저장하고, 저장된 신호 전달 특성 정보를 제1 입출력 패드(321)를 통해 입출력되는 데이터(DQ1)에 반영한다. 이러한 제1 특성 제어부(3110)는 제1 경로 다중화부(311_1)와, 제1 특성 저장부(311_2), 및 제1 지연부(311_3)를 구비하며, 각각에 대한 동작 설명은 아래와 같다.
제1 경로 다중화부(311_1)는 동작 모드 선택 신호(MOD_SEL)에 응답하여 제1 입출력 패드(321)와 제1 특성 저장부(311_2) 또는 제1 입출력 패드(321)와 제1 지연부(311_3)를 선택적으로 연결한다. 여기서, 동작 모드 선택 신호(MOD_SEL)는 특성 저장 동작 모드와 노말 동작 모드를 구분하기 위한 신호로써, 제1 신호 다중화부(311_1)는 이 동작 모드 선택 신호(MOD_SEL)에 따라 특성 저장 동작 모드시 제1 입출력 패드(321)와 제1 특성 저장부(311_2)를 연결하고, 노말 동작 모드시 제1 입출력 패드(321)와 제1 지연부(311_3)를 연결한다.
제1 특성 저장부(311_2)는 특성 저장 동작 모드시 제1 데이터(DQ1)를 저장하기 위한 것으로, 제1 특성 저장부(311_2)에 저장된 제1 데이터(DQ1)는 노말 동작 모드시 제1 제어 신호(CTR1<1:m>)로 출력된다. 제1 특성 저장부(311_2)에는 신호 전달 특성 정보가 저장되며, 여기서는 신호 전달 특성 정보 중 제1 지연부(311_3)의 지연량에 대한 정보를 저장하는 것을 일례로 한다.
제1 지연부(311_3)는 노말 동작 모드시 제1 입출력 패드(321)를 통해 입출력되는 신호에 제1 제어 신호(CTR1<1:m>)에 대응하는 신호 전달 특성 정보를 반영하기 위한 것으로, 제1 데이터(DQ1)는 제1 제어 신호(CTR1<1:m>)에 대응하는 시간만큼 지연되어 출력되며, 이렇게 출력된 신호는 데이터 저장부(313)로 전달된다. 이후 반도체 메모리 장치의 회로 동작 설명시 다시 설명하겠지만, 제1 지연부(311_3)의 이와 같은 동작은 노말 동작 모드의 쓰기 동작이며, 노말 동작 모드의 읽기 동작시 제1 지연부(311_3)는 데이터 저장부(313)에 저장된 데이터를 입력받아 제1 제어 신호(CTR1<1:m>)에 대응하는 시간만큼 지연하여 제1 경로 다중화부(311_1)로 전달한다.
이어서, 데이터 저장부(313)는 노말 동작 모드의 쓰기 동작시 제1 특성 제어부(311)를 통해 출력되는 데이터를 저장하거나, 노말 동작 모드의 읽기 동작시 저장된 데이터를 제1 특성 제어부(311)로 출력한다.
마지막으로, 동작 모드 제어부(314)는 제1 특성 제어부(311)의 동작 모드를 제어하기 것으로, 동작 모드 선택 신호(MOD_SEL)를 생성하여 제1 특성 제어부(311)의 특성 저장 동작 모드 및 노말 동작 모드를 선택적으로 제어한다. 여기서, 동작 모드 선택 신호(MOD_SEL)는 다수의 어드레스(ADD)와 다수의 커맨드(CMD)에 의하여 생성되는 것을 일례로 하였다. 하지만, 도 3 에서 볼 수 있듯이, 동작 모드 선택 신호(MOD_SEL)는 특성 저장 동작 모드 또는 노말 동작 모드를 선택적으로 제어하기 위한 신호이다. 때문에, 다수의 특성 제어부(311, 312 를 포함)를 제어하는데 있어서 하나의 신호 라인만을 필요로 하며, 하나의 동작 모드 선택 신호(MOD_SEL)를 생성하는데 있어서도 그에 대응하는 예컨대, 하나의 어드레스 또는 커맨드만을 입력으로 필요로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 동작 모드 선택 신호(MOD_SEL)에 따라 특성 저장 동작 모드와 노말 동작 모드로 구분한다. 특히, 다수의 경로 다중화부 각각은 이 동작 모드 선택 신호(MOD_SEL)만을 입력받아 해당 동작 모드를 제어하며 이러한 구조는 종래 기술에 비하여 레이아웃 설계시 부담을 줄여줄 수 있다.
이하, 도 3 의 간단한 회로 동작을 살펴보기로 한다.
우선, 특성 저장 동작 모드시 제1 입출력 패드(321)를 통해 제1 데이터(DQ1)를 입력받는다. 이때, 제1 데이터(DQ1)는 신호 전달 특성 정보를 가지는데, 노말 동작 모드의 쓰기 동작에 대응하는 신호 전달 특성 정보(이하, '쓰기 신호 전달 특성 정보'라 칭함)와, 노말 동작 모드의 읽기 동작에 대응하는 신호 전달 특성 정보(이하, '읽기 신호 전달 특성 정보'라 칭함)가 서로 다를 수 있다. 이 경우 데이터 저장부(313)는 트성 저장 동작 모드를 통해 쓰기 신호 전달 특성 정보와 읽기 전달 특성 정보를 모두 저장하는 것이 가능하다. 이어서, 제1 경로 다중화부(311_1)는 제1 데이터(DQ1)를 제1 특성 저장부(311_2)로 전달하고, 제1 특성 저장부(311_2)를 이를 제1 제어 신호(CTR<1:m>)로 출력한다.
다음으로, 노말 동작 모드의 쓰기 동작시 제1 입출력 패드(321)를 통해 제1 데이터(DQ1)를 입력받는다. 이때, 제1 데이터(DQ1)는 데이터 저장부(313)에 저장하기 위한 데이터이다. 제1 경로 다중화부(311_1)는 제1 데이터(DQ1)를 제1 지연부(311_3)로 전달하고, 제1 지연부(311_3)는 제1 데이터(DQ1)에 제1 제어 신호(CTR1<1:m>)에 대응하는 시간만큼을 지연하여 출력한다. 데이터 저장부(313)는 이렇게 출력된 데이터를 저장한다. 즉, 데이터 저장부(313)로 전달되는 제1 데이터(DQ1)에는 쓰기 전달 특성 정보가 반영된다.
다음으로, 특성 저장 동작 모드 이후 노말 동작 모드의 읽기 동작시 데이터 저장부(313)에 저장된 데이터는 제1 지연부(311_3)로 전달되고, 제1 지연부(311_3)는 이 데이터에 제1 제어 신호(CTR1<1:m>)에 대응하는 시간만큼을 지연하여 출력한다. 이때, 제1 경로 다중화부(311_1)는 제1 지연부(311_3)의 출력 신호를 제1 입출력 패드(321)를 통해 외부로 출력한다. 즉, 제1 입출력 패드(321)로 출력되는 데이터에는 읽기 전달 특성 정보가 반영된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 읽기 동작 및 쓰기 동작 모드시 입출력되는 입출력 데이터의 신호 전달 특성을 제어하는 것이 가능하다. 특히, 제어 대상이 되는 입출력 데이터와 그에 대응하는 신호 전달 특성을 동일한 입출력 패드를 통해 입력받음으로써, 특성 저장 동작 모드와 노말 동작 모드를 위한 회로를 최소화하였다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
210 : 입력 패드
220 : 신호 다중화부
230 : 특성 저장부
240 : 특성 반영부

Claims (14)

  1. 신호 전달 특성 정보를 예정된 패드를 통해 입력받아 저장하기 위한 특성 저장부; 및
    상기 특성 저장부에서 출력되는 제어 신호에 따라 제어되며, 상기 제어 신호에 대응하는 상기 신호 전달 특성 정보를 상기 예정된 패드를 통해 입력되는 신호에 반영하여 출력하기 위한 특성 반영부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 예정된 패드를 통해 입력되는 신호를 동작 모드에 따라 상기 특성 저장부 또는 상기 특성 반영부에 선택적으로 전달하기 위한 신호 다중화부를 더 구비하는 반도체 장치.
  3. 제1항에 있어서,
    상기 특성 저장부는 특성 저장 동작 모드시 상기 신호 전달 특성 정보를 저장하고, 노말 동작 모드시 상기 신호 전달 특성 정보에 대응하는 상기 제어 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 노말 동작 모드와 상기 특정 저장 동작 모드를 선택적으로 제어하기 위한 동작 모드 제어부를 더 구비하는 반도체 장치.
  5. 제1항에 있어서,
    상기 특성 반영부는 내부로부터 출력되는 신호에 상기 제어 신호에 대응하는 상기 신호 전달 특성 정보를 반영하여 상기 예정된 패드로 출력하는 것을 특징으로 하는 반도체 장치.
  6. 다수의 입출력 패드 각각에 대응하며, 해당 입출력 패드를 통해 입력되는 신호 전달 특성 정보를 저장하고 상기 해당 입출력 패드로 입출력되는 데이터에 상기 신호 전달 특성 정보를 반영하기 위한 특성 제어부; 및
    상기 특성 제어부를 통해 출력되는 데이터를 저장하거나, 자신에게 저장된 데이터를 상기 특성 제어부로 출력하는 데이터 저장부
    를 구비하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 특성 제어부는,
    특성 저장 동작 모드시 상기 신호 전달 특성을 저장하기 위한 특성 저장부;
    노말 동작 모드시 상기 특성 저장부에서 출력되는 제어 신호에 따라 제어되며, 상기 제어 신호에 대응하는 신호 전달 특성 정보를 상기 입출력 패드를 통해 입출력되는 신호에 반영하여 출력하기 위한 특성 반영부; 및
    해당 동작 모드에 따라 상기 입출력 패드와 상기 특성 저장부 또는 상기 입출력 패드와 상기 특성 반영부를 선택적으로 연결해주기 위한 경로 다중화부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 특성 저장부는 상기 노말 동작 모드의 읽기 동작에 대응하는 신호 전달 특성과, 상기 노말 동작 모드의 쓰기 동작에 대응하는 신호 전달 특성을 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 특성 반영부는 입력되는 신호에 상기 제어 신호에 대응하는 지연량을 반영하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서,
    상기 노말 동작 모드와 상기 특정 저장 동작 모드를 선택적으로 제어하기 위한 동작 모드 제어부를 더 구비하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 특성 제어부는 상기 동작 모드 제어부의 출력 신호에 응답하여 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 읽기 및 쓰기 동작시 입출력되는 데이터의 신호 전달 특성을 예정된 패드를 통해 입력받아 저장하는 단계;
    상기 쓰기 동작시 상기 예정된 패드를 통해 데이터를 입력받아 쓰기 동작에 대응하는 신호 전달 특성을 반영하여 저장 회로로 전달하는 단계; 및
    상기 읽기 동작시 출력될 데이터에 읽기 동작에 대응하는 신호 전달 특성을 반영하여 상기 예정된 패드를 통해 출력하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 저장하는 단계 이후 상기 쓰기 동작 또는 상기 읽기 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  14. 제12항에 있어서,
    상기 쓰기 및 읽기 동작시 입출력되는 데이터는 상기 신호 전달 특성에 대응하는 지연량이 반영되는 것을 특징으로 하는 반도체 메모리 자치의 동작 방법.
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