KR100587064B1 - 가변 구동 전압을 갖는 오실레이타 - Google Patents

가변 구동 전압을 갖는 오실레이타 Download PDF

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Abstract

본 발명은 오실레이타로부터 출력되는 발진 신호의 주기를 조절하기 위하여 오실레이타를 구동하기 위한 전원 전압을 가변시킬 수 있는 오실레이타에 관한 것이다.

Description

가변 구동 전압을 갖는 오실레이타{An oscillator circuit operated with a variable driving voltage}
도 1은 일반적인 오실레이터의 회로도.
도 2a는 본 발명에서 사용하는 내부 전압 발생기의 일예
도 2b는 도 2a에 도시된 회로의 전압 그래프.
도 3은 본 발명에 사용하는 내부 전압 발생기의 다른 일예.
도 4는 도 3에 사용된 저항 소자의 일예들.
도 5는 도 3의 내부 전압 발생기로부터 출력되는 전압에 의하여 구동되는 오실레이터 회로도.
본 발명은 가변 구동 전압을 갖는 오실레이타에 관한 것으로, 특히 오실레이타로부터 출력되는 발진 신호의 주기를 조절하기 위하여 오실레이타를 구동하기 위한 전원 전압을 가변시킬 수 있는 가변 구동 전압을 갖는 오실레이타에 관한 것이다.
오실레이타는 소정 주기의 펄스 신호를 출력하는 회로로서, 도 1은 일반적인 링 오실레이터의 회로도를 나타낸다.
도 1의 오실레이타는 6 개의 인버터와 1 개의 낸드 게이트를 구비하며, 이들 논리 소자들은 링 형태로 연결되어 있다. 점선 박스는 메탈 옵션에 의하여 연결되거나 분리되는 커패시터를 나타낸다.
도 1 에서, Enable 신호는 제어 신호로서, Enable 신호가 하이 레벨을 유지하는 동안 오실레이타는 소정 주기의 발진 신호를 출력한다. 일반적으로, 링 오실레이타로부터 출력되는 발진 신호의 주기는 도 1에 도시된 커패시터의 갯수에 따라 영향을 받는다. 예컨대, 도 1에 도시된 커패시터의 갯수를 늘리는 경우에는 RC 지연시간이 증가하여 발진 신호의 주기는 길어지며, 커패시터의 갯수를 줄이는 경우에는 RC 지연시간이 감소하여 발진 신호의 주기는 짧아진다. 그런데, 오실레이타의 주기는 공정, 전압, 및 온도의 변화에 영향을 받기 때문에 설계자는 메탈 옵션 가능한 여분의 커패시터를 제공하는 것이 일반적이다. 이러한 커패시터는 FIB 장치(Focused Ion Beam device)에 의하여 오실레이타에 연결되거나 오실레이터로부터 분리될 수 있다. 따라서, 설계자는 FIB 장치를 사용하여 오실레이타와 연결되는 커패시터의 갯수를 조절하여 발진 주기를 조절할 수 있다.
이처럼, 제품 개발 단계에서는 오실레이타로부터 출력되는 발진 주기를 최적화하기 위하여 FIB 장치를 사용하여 옵션 커패시터를 연결시키거나 기존에 연결되어 있는 커패시터를 분리하는 일련의 작업을 수행하게 된다.
그런데, 이러한 작업은 반도체 칩 내부에 다수의 오실레이타가 존재할 경우에는 테스트 시간과 비용이 크게 증가시킨다는 문제점이 있다.
또한, 발진 주기를 늘리기 위하여 제공된 옵션 커패시터로 인하여 전체 반도체 칩 자체의 면적이 증가한다는 문제점도 있으며, 이는 반도체 칩 사이즈가 커지고 오실레이타의 갯수도 증가하고 있는 현 상황하에서 큰 부담이 될 수 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 안정된 발진 주기를 출력할 수 있는 오실레이타를 제공하고자 한다.
본 발명의 다른 목적은 오실레이터를 구동하는 전원 공급 장치로부터 출력되는 전압의 레벨을 조절하여 오실레이타의 구동 능력을 조절하고자 한다.
본 발명의 또 다른 목적은 오실레이타에 인가되는 구동 전압의 레벨을 조절하여 오실레이타로부터 출력되는 발진 신호의 주기를 조절하는 것이다.
본 발명에 따른 실시예인 오실레이타는 오실레이타를 구성하는 다수개의 논리 소자의 구동 전압을 가변시켜 오실레이타로부터 출력되는 발진 신호의 주기를 가변시킨다.
본 발명은 오실레이타를 구성하는 다수개의 논리 소자에 인가되는 구동 전압을 발생하는 전압 발생 수단을 구비한다.
본 발명에 따른 전압 발생 수단은 제 1 기준전압을 발생하는 기준전압 발생부와, 상기 제 1 기준전압을 수신하여 제 2 기준전압을 출력하는 레벨 쉬프트 회로와, 상기 제 2 기준전압을 수신하여 상기 제 2 기준전압과 동일한 전위 레벨을 갖는 제 1 구동 신호를 출력하는 구동부를 구비한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 2a는 본 발명에서 사용하는 내부 전압 발생기의 일예를 도시한다.
도 2a의 내부 전압 발생기는 기준전압(VREF_BASE)을 발생하는 기준전압 발생기(200)와, 기준전압(VREF_BASE)의 전위 레벨을 변경하여 또 다른 기준전압 (VREF_INT)을 출력하는 레벨 쉬프터 회로(210)와, 기준전압(VREF_INT)을 수신하여 반도체 장치의 내부 회로에 인가되는 내부 전압(VINT)을 출력하는 구동부(220)를 구비한다.
기준전압 발생기(200)는 소정의 기준 전압을 발생하는 일반적인 회로(예컨대, Bandgap 기준전압 발생기, Widlar 기준전압 발생기 등)로 구현되며, 당업자는 기준전압을 발생하는 공지의 회로중의 하나를 임의로 선택할 수 있을 것이다.
레벨 쉬프터 회로(210)는 제 1 전위 레벨을 갖는 입력 신호를 수신하여 제 2 전위 레벨을 갖는 출력신호를 발생하는 회로이다. 여기서, 제 1 전위 레벨을 갖는 입력신호는 기준전압(VREF_BASE)을 나타내고, 제 2 전위 레벨을 갖는 출력신호는 기준전압 (VREF_INT)을 나타낸다.
도 2a에서, 레벨 쉬프트 회로(210)는 소오스를 통하여 공급전압(VDD)을 수신하는 제 1 , 2, 및 3 PMOS 트랜지스터(P21, P22, P23)와, 게이트를 통하여 제 1 기준전압(VREF_BASE)을 수신하는 제 1 NMOS 트랜지스터(N21)와, 제 2 PMOS 트랜지스터(P22)의 드레인과 제 1 NMOS 트랜지스터(N21)의 소오스 사이에 연결된 제 2 NMOS 트랜지스터(N22)와, 게이트를 통하여 바이어스 전압(VBIAS)을 수신하는 제 3 NMOS 트랜지스터(N23)와, 제 3 PMOS 트랜지스터(P23)의 드레인과 제 1 노드사이에 연결된 제 1 저항 성분(R1)과, 제 1 노드와 접지 사이에 연결된 제 2 저항 성분(R2)을 구비한다.
레벨 쉬프터 회로(210)의 동작은 다음과 같다.
먼저, 차동증폭기의 제 1 입력단으로 인가된 기준전압(VREF_BASE)에 의하여 트랜지스터(P23)가 턴온된다. 트랜지스터(P23)가 턴온되면, 차동 증폭기의 타입력단의 전압(VR)은 기준전압(VREF_BASE)과 같아질 때까지 상승하며, 그 후 피드백 동작에 의하여 기준전압(VREF_BASE)과 전압(VR)은 동일한 전위 레벨을 유지한다. 이 경우, 저항(R2)을 통하여 흐르는 전류는 VR/R2 이므로, 레벨 쉬프트 회로(210)로부터 출력되는 전압(VREF_INT)은 다음과 같다.
VREF_INT = VR(1+R1/R2)
따라서,레벨 쉬프트 회로(210)의 출력전압(VREF_INT)의 전위 레벨은 기준전압(VREF_BASE)보다 더 높은 전위 레벨로 쉬프트(shift)된다.
구동부(220)는 레벨 쉬프트 회로(210)로부터 출력되는 출력전압(VREF_INT)을 수신하여 링 오실레이터와 같은 반도체 내부 장치에 사용되는 내부전압(VINT)을 출력하는 구동 회로이다.
구동부(220)는 입력전압(VREF_INT)과 출력전압(VINT)을 비교하며, 출력전압 (VINT)이 입력전압(VREF_INT) 이하로 떨어지는 경우 트랜지스터(P4)를 턴온시키다. 트랜지스터(P4)가 턴온되면, 외부공급전압(VDD)으로부터 전류가 공급되어 출력전압(VINT)의 전위 레벨이 입력전압(VREF_INT)의 전위 레벨과 같아질 때까지 상승한다.
도 2b는 도 2a에 도시된 회로의 전압 그래프를 나타낸다.
도시된 바와같이, 외부공급전압(VDD)과 기준전압 발생기로부터 출력되는 기준전압(VREF_BASE)와 레벨 쉬프트 회로(210)로부터 출력되는 기준전압(VREF_INT)이 도시되어 있다. 기준전압(VREF_BASE)과 기준전압(VREF_INT)은 외부공급전압(VDD)이 공급된 후부터 일정 시간이 경과하면 일정한 전압을 유지한다.
도 3은 본 발명에 사용하는 내부 전압 발생기의 다른 일예이다.
도 3의 내부 전압 발생기는 기준전압(VREF_BASE)을 발생하는 기준전압 발생기(300)와, 기준전압(VREF_BASE)의 전위 레벨을 변경하여 또 다른 기준전압 (VREF_INT)을 출력하는 레벨 쉬프터 회로(310)와, 기준전압(VREF_INT)을 수신하여 내부 전압(VINT)을 출력하는 구동부(320)와, 기준전압(VREF_BASE)의 전위 레벨을 변경하여 또 다른 기준전압(VREF_OSC)을 출력하는 레벨 쉬프터 회로(330)와, 기준전압(VREF_OSC)을 수신하여 내부 전압(VOSC)을 출력하는 구동부(340) 를 구비한다.
도 3의 내부 전압 발생기의 구조는 레벨 쉬프트 회로(330)와 구동부(340)가 추가되었다는 것을 제외하고는 기본적으로 도 2a에서 설명한 내부 전압 발생기의 구조와 동일하다.
도 3에서, 레벨 쉬프트 회로(330)는 소오스를 통하여 공급전압(VDD)을 수신하는 제 1 , 2, 및 3 PMOS 트랜지스터(P31, P32, P33)와, 게이트를 통하여 제 1 기준전압(VREF_BASE)을 수신하는 제 1 NMOS 트랜지스터(N31)와, 제 2 PMOS 트랜지스 터(P32)의 드레인과 제 1 NMOS 트랜지스터(N31)의 소오스 사이에 연결된 제 2 NMOS 트랜지스터(N32)와, 게이트를 통하여 바이어스 전압(VBIAS)을 수신하는 제 3 NMOS 트랜지스터(N33)와, 제 3 PMOS 트랜지스터(P33)의 드레인과 제 1 노드사이에 연결된 제 1 저항 성분(Rx)과, 제 1 노드와 접지 사이에 연결된 제 2 저항 성분(Ry)을 구비한다.
여기서, 제 1 및 제 2 PMOS 트랜지스터(P31, P32)의 게이트는 상호 연결되며, 제 2 PMOS 트랜지스터(P32)의 게이트와 드레인은 상호 연결되며, 제 1 PMOS 트랜지스터(P31)의 드레인과 상기 제 1 NMOS 트랜지스터(N31)의 드레인은 상호 연결되며,제 2 PMOS 트랜지스터(P32)의 드레인과 제 2 NMOS 트랜지스터(N32)의 드레인은 상호 연결되며, 제 1 NMOS 트랜지스터(N31)의 소오스와 상기 제 2 NMOS 트랜지스터(N32)의 소오스는 상호 연결되며, 제 1 NMOS 트랜지스터(N31)의 소오스와 접지사이에 상기 제 3 NMOS 트랜지스터(N33)가 연결되며, 제 1 NMOS 트랜지스터(N31)의 드레인과 제 3 PMOS 트랜지스터(P33)의 게이트는 상호 연결되며, 제 2 NMOS 트랜지스터(N32)의 게이트는 상기 제 1 노드와 연결된다. 그리고, 제 2 기준전압(VREF_OSC)은 제 3PMOS 트랜지스터(P33)의 드레인으로부터 출력되는 전압이다.
도 3에서, 레벨 쉬프트 회로(310)로부터 출력되는 전압(VREF_INT)과 레벨 쉬프트 회로(330)로부터 출력되는 전압(VREF_OSC)은 상이하다. 레벨 쉬프트 회로(330)의 기본 동작은 도 2a에서 설명한 레벨 쉬프트 회로(210)와 동일하다. 즉, 피드백 동작에 의하여 차동 증폭기의 전압(VR2)은 기준전압(VREF_BASE)과 동일 하게 유지된다. 따라서, 레벨 쉬프트 회로(330)의 출력전압(VREF_OSC)은 다음과 같이 표시된다.
VREF_OSC = VR(1+Rx/Ry)
따라서, 레벨 쉬프트 회로(330)의 출력전압(VREF_OSC)은 저항(Rx, Ry)의 값을 변화시켜 조절할 수 있음을 알 수 있다.
전술한 바와같이, 내부 전압 발생기로부터 출력되는 내부 전압(VINT, VOSC)은 반도체 장치의 내부 회로에 선택적으로 인가될 수 있다.
도 4는 도 3에서 설명한 저항비(Rx/Ry)을 다양하게 구현하는 예들을 도시한다.
즉, 도 4의 (a), (b)에 도시된 바와같이, 메탈 스위치를 이용하여(즉, 메탈 쇼트 상태 또는 메탈 오픈 상태를 이용하여) 저항비(Rx/Ry)를 조절할 수 있음을 알 수 있다. 또한, 도 4의 (c)에 도시된 바와같이, 트랜지스터를 턴온 또는 턴오프시켜 저항비(Rx/Ry)를 조절할 수 있음을 알 수 있다. 이렇게 저항비(Rx/Ry)를 조절하여 레벨 쉬프트 회로(330)로부터 출력되는 전압(VREF_OSC)의 전위 레벨을 조절할 수 있다.
도 5는 도 4의 내부 전압 발생기로부터 출력되는 전압(VOSC)을 구동 전압으로 사용하는 오실레이타를 도시한다.
도 5의 오실레이타는 6 개의 인버터와 1 개의 낸드 게이트를 구비하며, 이들 논리 소자들은 링 형태로 연결되어 있으며, 이들 논리 소자의 구동 전압은 내부 전압 발생기의 출력전압(VOSC)이다. 종래의 경우와는 달리, FIB 장치에 의하여 연결 할 옵션 커패시터가 제공되어 있지 않고, 기본적인 커패시터가 연결되어 있음을 알 수 있다. 즉, 도 5에 도시된 커패시터는 설계자가 초기에 목표로 삼은 발진 주기를 발생시킬 수 있도록 기본적으로 연결된 커패시터이다.
도 5에 도시된 오실레이타의 동작은 다음과 같다.
최초, 오실레이타의 구동 전압으로 내부 전압 발생기의 출력전압(VINT)을 사용하여 오실레이타로부터 출력되는 신호의 발진 주기를 검사한다.
검사 결과, 목표로 하는 발진 주기와 일치하면 오실레이타를 구동하는 전압은 VINT 전압이다.
검사 결과, 목표로 하는 발진 주기보다 짧은면, 내부전압 발생기의 출력전압(VOSC)을 오실레이타의 구동 전압으로 사용한다. 이 경우, 저항비(Rx/Ry)를 조절하여 전압(VOSC)의 전위 레벨은 전압(VINT)보다 낮도록 한다.
검사 결과, 목표로 하는 발진 주기보다 길면, 내부전압 발생기의 출력전압(VOSC)을 오실레이타의 구동 전압으로 사용한다. 이 경우, 저항비(Rx/Ry)를 조절하여 전압(VOSC)의 전위 레벨은 전압(VINT)보다 높도록 한다.
본 발명에서는 2 개의 레벨 쉬프트 회로(310, 330)를 이용하는 방법을 설명하였으나, 하나의 레벨 쉬프트 회로(330)를 이용하여도 동일한 효과를 얻을 수 있다.
이상에서 알 수 있듯이, 본 발명의 기술적 사상은 오실레이타의 구동 전압을 조절하여 그 발진 신호의 주기를 조절하는 것을 목적으로 하고 있다. 이를 위하여, 본 발명에서는 가변 가능한 내부 전압을 발생할 수 있는 내부 전압 발생기를 제공한다. 본 발명의 내부 전압 발생기는 오실레이터에 구동 전압을 공급하는 것 이외에도 반도체 장치에 필요한 임의의 전압을 발생하여 공급할 수 있다는 것을 당업자는 용이하게 인식할 것이다.
이상에서 알 수 있는 바와같이, 종래의 경우 오실레이타로부터 출력되는 발진 신호의 주기를 조절하기 위하여 다수의 옵션 커패시터를 연결하거나 분리함으로써 발진 신호의 주기를 조절하였으나, 이 방법은 테스트 시간 및 비용이 증가한다는 문제점이 있었다.
그러나, 본 발명의 경우, 오실레이타를 구동하는 전압을 변화시켜 발진 신호의 주기를 조절함으로써 테스트 시간 및 비용을 크게 절감할 수 있다는 장점이 있다.

Claims (5)

  1. 다수 개의 논리 소자가 링 형태로 연결되어 소정 주기의 발진 신호를 출력하는 오실레이타에 있어서,
    일정한 레벨의 제 1 기준 전압을 출력하는 기준 전압 발생기;
    상기 제 1 기준 전압과 저항값에 의하여 정전압이 분압되어 결정되는 비교 전압을 비교하여 차동 증폭하여 제 2 기준전압을 출력하는 레벨 시프트 회로; 및
    상기 레벨 시프트 회로의 제 2 기준전압과 출력 전압을 비교하여, 상기 출력 전압을 상기 제 2 기준전압 이상 레벨을 유지하도록 조절하여 상기 논리 소자의 구동 전압으로 제공하는 구동부;를 구비함으로써,
    상기 저항값을 조절함으로써 상기 구동 전압을 조절하고, 그에 따라 상기 발진 신호의 주기를 조절하는 것을 특징으로 하는 가변 구동 전압을 갖는 오실레이타.
  2. 제 1 항에 있어서,
    상기 레벨 시프트 회로는 최소한 둘 이상 구성되며, 각 레벨 시프트 회로는 서로 다른 저항값을 가짐에 따라 서로 다른 비교전압을 가지며, 그에 따라 서로 다른 제 2 기준전압을 출력하고, 상기 레벨 시프트 회로에 일대일로 대응되어 그에 해당하는 수만큼 구동부가 구성됨으로써 상기 구동 전압을 다양한 레벨로 제공함을 특징으로 하는 가변 구동 전압을 갖는 오실레이타.
  3. 삭제
  4. 제 1 또는 제 2 항에 있어서, 상기 레벨 쉬프트 회로는
    소오스를 통하여 공급전압을 수신하며 게이트가 공통으로 연결되는 제 1 , 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터와 드레인 간 연결된 노드를 이루고, 게이트를 통하여 상기 제 1 기준전압을 인가받는는 제 1 NMOS 트랜지스터;
    상기 제 2 PMOS 트래지스터와 드레인간 연결을 이루고, 게이트를 통하여 상기 비교전압을 인가받는 제 2 NMOS 트랜지스터;
    상기 제 1 , 2 NMOS 트랜지스터의 소스와 접지 사이에 연결되고, 게이트에 바이어스 전압이 인가되는 제 3 NMOS 트랜지스터;
    상기 노드에 인가되는 전압이 게이트에 인가되어 상기 공급전압을 출력전압으로 구동하는 제 3PMOS 트랜지스터; 및
    상기 제 3 트랜지스터에서 구동되는 출력 전압이 인가되고, 상기 출력전압을 분압하여 상기 비교전압으로 제공하는 저항 소자;를 구비함을 특징으로 하는 가변 구동 전압을 갖는 오실레이타.
  5. 제 4 항에 있어서, 상기 저항 소자는 제 1 및 제 2 저항 성분의 상기 저항값을 가지며, 상기 제 1 및 제 2 저항 성분의 저항 값을 조절하여 상기 제 2 기준전압을 가변시키는 것을 특징으로 하는 가변 구동 전압을 갖는 오실레이타.
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