KR100201672B1 - 멀티칩 스택용 단부캡 칩, 멀티칩 스택 및 단부캡 칩 형성 방법 - Google Patents

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Abstract

본 발명은 함께 적층된 다수의 집적회로 칩을 포함하는 멀티칩 스택용 단부캡 칩을 제공한다. 단부캡 칩은 상부 표면을 갖는 기판 및 상부 표면에 직교하는 평면으로 확장하는 에지 표면을 갖는다. 적어도 하나의 전도성 모놀리식 L-커넥트는 기판위에 배치되어, 제1레그가 기판의 상부 표면상에 적어도 부분적으로 확장하고, 제2레그가 기판의 에지 표면상에 적어도 부분적으로 확장되도록 한다. 단부캡 칩이 멀티칩 스택의 단부에 위치되면, 적어도 하나의 전도성 모놀리식 L-커넥트는 스택의 단부면상의 금속화물을 스택의 측면상의 금속화물과 전기적으로 접속시킨다. 리소그래픽적으로 정의된 용적(lithographically defined dimensions)을 갖는 단부캡 칩을 생산하기 위한 제조 공정도 제공된다.

Description

멀티칩 스택용 단부캡 칩, 멀티칩 스택 및 단부캡 칩 형성 방법
본 발명은 주어진 용적(volume)내에 포함된 회로 소자의 수를 최적화시키는 고밀도 전자 패키징(high density electronic packaging)에 관한 것으로, 특히, 멀티칩 스택(multichip stack)의 측면상의 금속화물(metallization)과 멀티칩 스택의 단부면상의 분리 금속화물을 전기적으로 상호접속시키는 신규한 모놀리식 L-커넥트(monolithic L-connect)를 갖는 단부캡 칩(endcap chip) 및 이러한 모놀리식 L-커넥트와 단부캡 칩을 제조하는 방법에 관한 것이다.
다수의 적층(laminate)된 집적 회로 칩 또는 집적 회로를 포함하는 층으로 구성된 전자 패키지는 그 용적의 크기가 매우 작으면서, 신호 전송 속도를 크게 향상시킨다. 때때로, 금속화물 패턴은 집적회로의 상호 접속 및 집적회로를 모듈외부의 회로에 접속시키기 위해 멀티칩 패키지의 하나(또는 그 이상)의 측면에 직접 제공된다. 스택 금속화물 패턴은 개별적 접촉 및 버스 접촉(bussed contacts) 둘다 포함할 수 있다. 집적회로 칩의 스택을 포함하는 멀티칩 모듈은 본 명세서에서 멀티칩 스택으로 일컬어질 것이다.
최근에, 단부면상에 전기적 접속을 갖는 멀티칩 스택이 출현하였는데, 이는 Multichip Integrated Circuit Packages and Systems이란 명칭으로 공동 허여된 미합중국 특허 제 5,426,566호에 개시되어 있으며, 본 명세서에 참조로 인용된다. 이 문헌은 집적회로 칩들의 다수의 스택이 전기적으로 직접 상호접속되도록 하는 측면 및 단부면의 금속화물을 기술하고 있다. 개시된 구조의 하나의 특징은 멀티칩 스택의 하나 또는 양 단부에 활성(active) 집적회로 칩을 사용하는 것이다. 전형적으로, 멀티칩 스택의 단부칩은 페널티메이트(penultimate chips)으로부터 스택의 하나 이상의 측면까지의 선 출력을 통해 종래의 T-커넥트의 창출이 용이하도록 제공되는 세라믹 또는 더미(dummy) 칩을 포함한다.
기술된 특허 문헌에는 멀티칩 스택의 단부에 배열된 활성 집적 회로 칩상에, 폴리이미드(polyimide) 와 같은 유전 물질(dielectric material)의 비교적 두꺼운 층을 사용하는 것으로 개시되어 있다. 이러한 유전층은 스택의 단부면상의 금속을 스택의 선택된 측면(들)상의 금속과 전기적으로 접속하도록 패터닝된 금속을 포함한다. 측면에서의 전기적 접촉은 노출된 선 출력과 전기적으로 접속되도록 측면상에 침착(deposit)된 변경 패드(modified pad)를 포함하는 특수 변경 T-커넥트를 통해 달성된다.
앞서 요약된 구조의 장점에도 불구하고, 본 명세서에서는 최소의 두께를 갖는 멀티칩 스택에 대해 실질적인 단부캡을 제공하는 다른 기법이 제시될 것이다. 개략적으로 전술한 바와 같이, 오늘날 멀티칩 스택을 사용하는 가장 일반적인 단부캡 기법은 전형적으로 텅스텐인 후막 내부 결선(thick-film internal wiring)을 갖는 멀티-층 세라믹 기판으로 구성된다. 실리콘에 기초한 멀티칩 스택으로 인해 야기되는 열팽창 문제를 최소화하기 위해, AIN 세라믹이 사용된다. 불행하게도, 이 기법은 몇가지 고유의 문제점을 갖고 있다.
AIN 세라믹은 비교적 부서지기 쉽기 때문에, 세라믹 단부캡은 약 375 마이크로미터(micrometers)까지만 얇아질 수 있다. 세라믹이 점점 더 얇아지면, 갈라지거나 파손으로 인해 상당한 정도로 높은 수율 손실이 야기될 수 있다. 그러나, 많은 응용, 특히 플라스틱 캡슐화된 스택의 경우, 전체 멀티칩 스택은 가능한한 얇게 제조되는 것이 강력히 요구되지만, 스택 높이도 중요한 문제이다. 따라서, 단부캡 칩의 두께를 375μm로 한정하는 것은 바람직하지 못한 제한 사항일 수 있다. 또한, 세라믹 단부캡은 반도체 장치로 사용된 박막 배선 그라운드 기법(thin-film wiring ground rules)보다 훨씬 많이 후막 배선 그라운드 기법(thick-film wiring ground rules)이 사용되도록 요구된다. 따라서, 후막 배선을 갖는 세라믹 단부캡이 사용되면, 단부캡 상에서 달성가능한 배선 밀도, 즉 전체 멀티칩 스택의 입력/출력(I/O) 밀도가 불필요하게 제한된다.
또한, 비유사 금속(dissimilar metals), 예를 들어, 단부캡 배선에 대해 텅스텐을 사용하고 스택 측면 배선에 대해 티타늄/알루미늄 또는 티타늄/알루미늄-구리 합금을 사용하면, 두 금속이 전기적 및 물리적으로 간섭하는 심각한 문제가 야기될 수 있다. 두 개의 비유사 금속의 상호 접속과 관련된 문제와 더불어, 두 개의 비유사 금속이 사용됨으로 인해 야기된 환경 및 화학적 노출을 처리하는데 제한 사항을 가질 수 있다. 예를 들면, 하나의 금속에 대해 허용될 수 있는 프로세스의 화학적 노출은 다른 금속에 대해서는 허용되지 못할 수도 있다.
그 밖의 다른 문제는 세라믹 단부캡의 형성과 관련된다. 현재, 세라믹 단부는 기계적 다이싱 기법(mechanical dicing techniques)을 사용하므로써, 더 큰 적층으로부터 다이싱된다. 불행하게도, 기계적인 다이싱 기법은 +/- 5μm의 전형적인 허용 오차로 단부캡의 크기를 변화시킨다. 이러한 크기의 변경은 전송 금속 리드(transfer metallurgy leads)를 노출시키기 위해 증가된 스택 측면을 연마하는 것을 종종 의미하며, 이는 스택 제조 공정에 소요되는 비용을 증가시킨다. 또한, 스택 측면(들)을 처리할 때, 심각한 문제를 야기시킬 수 있는 세라믹 단부캡 에지 결함을 최소화하기 위해, 박판의 다이싱 비율은 현저하게 감소된다. 현재, 세라믹 단부캡은 표준 다이싱 비율의 1/10로 다이싱될 수 있다. 이러한 제한 규정은 제조 수율을 심하게 제한하고, 검사의 필요성 및 제조 시간을 증가시키며, 최종적으로 스택 제조 비용을 증가시킨다.
따라서, 본 발명은 현존 스택 제조 기법의 전술한 결점 및 제한에 대한 해결책을 제시하고, 멀티칩 패키징 기술을 현저하게 향상시키는 방안을 제공할 것이다.
요약하면, 본 발명은 하나의 관점에서 다수의 집적 회로 칩을 포함하는 멀티칩 스택용 단부캡 칩을 포함하고, 각각의 집적회로 칩은 멀티칩 스택의 인접한 집적회로 칩의 주표면에 적층된 적어도 하나의 주표면을 갖는다. 단부캡 칩은 상부 표면 및 에지 표면을 갖는 기판을 포함한다. 에지 표면은 상부 표면을 포함하는 평면에 실질적으로 직교하는 평면으로 연장되어, 에지 표면 및 상부 표면이 직각(right angle)을 이루게 한다. 기판의 상부 표면상에 적어도 부분적으로 연장되는 제1레그 및 기판의 에지 표면상에 적어도 부분적으로 연장되는 제2레그를 갖는 전도성 모놀리식 L-커넥트가 제공된다. 단부캡 칩이 멀티칩 스택내에 사용될 때, 전도성 모놀리식 L-커넥트는 멀티칩 스택의 단부면상의 금속 및 멀티칩 스택의 측면상의 금속을 전기적으로 상호접속시키는데, 그 측면은 단부캡 칩 기판의 에지 표면과 평행하다.
다른 관점에 있어서, 본 발명은 각 집적회로 칩의 적어도 하나의 주표면이 인접한 집적회로 칩의 주표면에 적층되도록 함께 적층된 다수의 집적회로 칩을 포함하는 멀티칩 스택을 제공한다. 스택은 제1주표면, 제2주표면 및 에지 표면을 갖는 단부캡 칩을 포함한다. 제1주표면 및 제2주표면은 평행하며, 에지 표면은 두 개의 주표면과 실질적으로 직교하는 평면에 존재한다. 제2주표면은 다수의 집적 회로 칩의 인접한 집적회로 칩의 주표면에 적층된다. 단부캡 칩은 또한, 제1주표면상에 적어도 부분적으로 연장하는 제1레그 및 에지 표면상에 적어도 부분적으로 연장하는 제2레그를 갖는 전도성 모놀리식 L-커넥트를 포함한다. 제1금속화물은 다수의 집적 회로 칩 및 단부캡 칩에 의해 정의되는 스택 측면상에 배치된다. 또한, 제2금속화물은 단부캡 칩의 제1주표면을 포함하는 스택 단부면상에 배치된다.
단부캡 칩은 전도성 모놀리식 L-커넥트가 측면상의 제1금속화물 및 멀티칩 스택의 단부면상의 제2금속화물과 접속되도록 배치된다.
또다른 관점에서, 본 발명은 멀티칩 스택에서 사용되는 단부캡 칩을 형성하는 방법을 포함한다. 이 방법은 상부 표면 및 하부 표면을 갖는 기판을 포함하는 웨이퍼를 제공하는 단계와; 기판의 기판 에지를 정의하기 위해 배치된 웨이퍼에서 트렌치를 형성하는 단계와; 기판의 상부 표면상에 적어도 부분적으로 연장하는 제1레그 및 기판 에지상에 적어도 부분적으로 연장하는 제2레그를 갖는 전도성 모놀리식 L-커넥트를 형성하는 단계와; 단부캡 칩이 단부캡 칩의 에지 표면에 존재하는 전도성 모놀리식 L-커넥트 및 전도성 모놀리식 L-커넥트의 제2레그를 포함하도록 상기 웨이퍼로부터의 단부캡을 적어도 부분으로 트렌치를 따라 분리하는 단계를 포함한다. 단부캡 칩이 멀티칩 스택내에 사용되면, 전도성 모놀리식 L-커넥트는 단부면 금속 및 측면 금속을 전기적으로 상호접속시키며, 측면 금속은 단부캡 칩의 에지 표면과 평행한 스택 측면상에 배치된다.
요약하면, 본 발명은 매우 균일한 크기를 갖는 더욱 얇은 단부캡 칩을 제조할 수 있도록 하는 대체 단부캡 칩 기법을 제공한다. 바람직하게, 단부캡 칩은 리소그래픽적으로 정의된다. 또한, 단부캡 칩은 실리콘으로 제조되며, 이로 인해 멀티칩 스택의 반도체 칩과의 소정의 열 팽창 부정합 및 이와 연관된 신뢰성 문제가 제거된다. 필요하다면, 단부캡 칩은 활성 집적 회로 영역을 포함할 수 있다. 또한, 멀티칩 스택의 하나 이상의 측표면상에서 단부캡 칩 배선 및 측면 배선에 대해 동일 금속이 사용될 수 있으며, 이로 인해, 비유사한 두 개의 금속을 인터페이싱하는 경우 고유의 문제점을 제거할 수 있다. 제시된 기법을 사용하게 되면, 멀티칩 스택의 제조 생산량과 수율을 증대시킬 수 있으며, 따라서 제조 비용을 줄일 수 있다.
본 발명의 여러가지 목적 및 다른 목적, 장점 및 특징들은 첨부된 도면과 함께, 이하의 본 발명의 소정의 바람직한 실시예의 상세한 설명을 참조하면 더욱 용이하게 이해될 것이다.
제1도는 트렌치가 형성된 후의 웨이퍼 섹션의 부분 횡단면도.
제2도는 블랭킷 비활성층이 형성된 후의 제1도의 웨이퍼 섹션의 횡단면도.
제3도는 공형 금속층이 형성된 후의 제2도의 웨이퍼 섹션의 횡단면도.
제4도는 금속층을 패터닝하고 트렌치를 제거가능한 물질로 채운 후의 제3도의 웨이퍼 섹션의 횡단면도.
제5도는 단부캡 I/O 패드 및 트렌치를 노출시키기 위해 비활성층을 블랭킷 침착 및 패터닝한 후의 제4도의 웨이퍼 섹션의 횡단면도.
제6도는 웨이퍼를 트렌치를 따라 분리함으로써 제5도의 웨이퍼 섹션으로부터 형성된 단부캡 칩의 횡단면도.
제7도는 본 발명에 따른 단부캡 칩을 구현하는 멀티칩 스택의 일실시예의 부분 횡단면도.
제8도는 본 발명에 따른 단부캡 칩을 구현하는 멀티칩 스택의 변형 실시예의 부분 횡단면도.
제9도는 본 발명에 따른 정의된 단부캡 칩상에 배치된 제1 및 제2금속 레벨을 갖는 웨이퍼의 평면도.
제10도는 라인 A-A에 따라 취해진 제9도의 웨이퍼의 부분 횡단면도.
제11도는 라인 B-B에 따라 취해진 제9도의 웨이퍼의 부분 횡단면도.
제12도는 본 발명에 따른 단부캡 칩을 구현하는 멀티칩 스택의 또다른 실시예의 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 웨이퍼 12 : 트렌치
11 : 기판 14 : 비활성층
17, 19 : 레그 28, 34, 54 : 단부캡 칩
30, 50 : 멀티칩 스택 120 : 로직칩
이하, 단부면 금속화물을 단부캡 칩이 구현된 멀티칩 스택상의 측면 금속화물과 전기적으로 접속시키도록 배치된 전도성 모놀리식 L-커넥트를 갖는 정확하게 정의된 단부캡 칩을 생산하기 위한 다양한 구조 및 제조 기법이 제시된다. 단부캡 칩의 제조는 Method for Precise Definition of Integrated Circuit Chip Edges란 명칭으로 공동 허여된 동시 계류중인 미합중국 특허 출원에 개시된 기법에 따라 바람직하게 수행된다.
요약하면, 본 발명의 기법은 정확하게 정의된 에지 및 사이징으로 형성된 집적회로 칩을 제공한다. 웨이퍼 프로세싱 레벨에서, 트렌치는 웨이퍼내의 IC 칩의 에지를 정의하기 위해 커프 영역(kerf regions)에서 리소그래픽하게 에칭된다. 트렌치는 절연 물질로 채워지며, 상부 레벨 배선 및 금속은 IC 칩에 대해 완료된다. 또다른 트렌치는 이미 채워진, 이전에 형성된 트렌치 아래에서 정의된다. 웨이퍼는 하부 표면으로부터 채워진 트렌치까지 얇아지고, 그 후 트렌치내에 배치된 절연 물질은 제거되며, 이로 인해 개별적인 IC 칩이 웨이퍼로부터 분리된다. IC 칩 정의의 정밀도는 멀티칩 스택의 형성을 용이하게 하는데, 그 이유는 종래의 스택 레벨 정렬 공정이 요구되지 않기 때문이다. 이들 개념은 본 명세서에서 단부캡 칩의 공정에 적용된다.
이하, 본 발명의 구조 및 제조는 제1도 내지 제6도를 참조하여 기술된다. 모든 도면에 대하여, 동일 부호 또는 유사한 참조 부호는 다수의 도면을 통해 동일한 엘리먼트 또는 유사한 엘리먼트를 의미함에 유의하여야 한다. 또한, 도면의 이해를 용이하게 하기 위해 축적대로 도시되지 않았다.
제1도에서는, 실리콘 웨이퍼와 같은 웨이퍼(10)가 그속에 에칭된 트렌치(12)를 갖도록 도시된다. 바람직하게, 트렌치(12)는 리소그래픽적으로 정의되어 왔으며, 가령 웨이퍼의 커프 영역 내에 바람직한 위치에서 포토리소그래픽적으로(photolithographically) 에칭된다. 하나의 프로세스 예로서, 건식 에치(dry etch)가 트렌치를 발생시키는데 사용될 수 있다. 이는 마스크 및 트렌치를 형성하기 위한 연속적인 반응 이온 에치(reactive ion etch; RIE)를 정의하기 위한 포토리소그래피 단계를 포함할 수 있다. 트렌치는 공정중인 단부캡 칩의 바람직한 두께에 근접하는 깊이까지 확장되어야 한다. 예를 들어, 단부캡 칩의 거의 100 마이크로미터가 될 경우, 트렌치(12)는 적어도 100 마이크로미터 깊이가 되어야 한다. 트렌치의 폭은 변화될 수 있으나, 이하 기술되는 동일 층을 수용하고, 정의된 커프 영역 내에 여전히 남아있을 수 있도록 충분해야 한다.
비록 도시되지 않았지만, 본 기술 분야에 통상의 지식을 가진 자라면 웨이퍼에 배치된 제1평행 트렌치 세트 및 제2평행 트렌치 세트를 생각하고, 제2세트의 평행 트렌치가 제1세트에서의 평행 트렌치와 직교되게 하며, 이로 인해 그리드(grid)를 형성하게 되도록 할 수 있다. 이러한 그리드를 사용하여, 다수의 직교 칩이 이하 기술되듯이 정의될 수 있다. 이 예에서, 트렌치(12)는 웨이퍼에서 정의된 단부캡 칩의 4 개의 에지 모두를 둘러싸기 위해 그리드를 형성하지만, 이는 필요로 하는 것은 아니다. 예를 들면, 금속화물이 결과로서 생기는 멀티칩 스택의 하나의 측면상에서만 사용된다면, 단부캡 칩의 단일 측면상의 트렌치는 에칭될 것이며, 칩의 그 밖의 다른 에지는 최종적으로 웨이퍼로부터 칩을 기계적으로 다이싱하므로써 정의된다. 마찬가지로, 멀티칩 스택의 두 개 또는 세 개의 측면상에서 금속화물이 필요한 경우, 단부캡 칩의 두 개 또는 세 개의 에지상의 트렌치는 각각 웨이퍼내에서 에칭될 수 있다. 따라서, 단부캡 칩의 소정의 필요한 수는 본 명세서에 기술되는 트렌치 형성 기법을 사용하여 형성될 수 있다.
트렌치 형성 후, 블랭킷 비활성층(blanket passivation layer)(14)(제2도)은 예를 들어, 블랭킷 침착 또는 열 산화에 의해 형성된다. 금속층(16)(제3도)은 그 후 비활성층(14) 꼭대기에 침전된다. 비활성층(14) 및 금속층(16)은 트렌치(12)의 벽면상에 일정하게 위치된다. 스퍼터 침전(sputter deposition)은 공형 금속층을 달성하기 위한 하나의 바람직한 방법이다. 금속층(16)은 광범위한 후보 물질로부터 선택될 수 있으며, 바람직한 금속은 단부캡 칩이 최종적으로 구현되는 곳에서 멀티칩 스택의 측면상에 사용되는 금속이다. 현재, 이 금속은 전형적으로 알루미늄이다.
트렌치내의 금속을 보호하고, 원하지 않는 물질/화학제품의 유입을 방지하기 위해, 트렌치는 최종적으로 제거될 수 있는 물질(18)(제4도)로 바람직하게 채워질 수 있다. 이 제거가능한 물질은 다수의 후보 물질로부터 선택될 수 있으며, 폴리이미드 및 폴리이미드-실록산(polyimide-siloxane) 혼합물을 포함한다. 금속층으로부터 채워진 물질을 만족스럽게 분리하기 위해 측정이 수행될 수 있다. 이는 열적으로 민감한 접착층을 금속층 위에 공급하는 단계를 포함하며, 그럼으로써, 상승된 온도가 낮아질 때, 채워진 물질이 금속층으로부터 분리된다. 이 시점에서, 금속층(16)은 종래의 감법 에치 프로세싱(subtractive etch processing)을 사용하여 패턴된다.
그 다음, 폴리이미드와 같은 비활성층(20)은 블랭킷 침전되고, 각각, 바이어스(vias)(22) 및 홀(holes)(24)은 단부캡 칩의 I/O 패드와 채워진 트렌치를 노출시키기 위해 에칭된다. 제6도에 도시된 단부캡 칩(28)은 전술한 구현의 경우에서 기술된 바와 같이, 웨이퍼의 프로세싱에 의해 달성된다. 즉, 웨이퍼(10)의 하부 표면은 기판이 트렌치까지 얇아질 때까지 화학적, 기계적 또는 화학적/기계적으로 연마된다. 그후, 물질(18)은 트렌치로부터 제거되며, 단부캡 칩은 웨이퍼로부터 분리된다. 따라서, 단부캡 칩의 두께는 대략 트렌치의 깊이와 동일하게 됨을 유의해야 한다.
또한, 제6도에 따라, 단부캡 칩(28)은 나머지 기판(11)의 상부 표면과 평행하며 부분적으로 확장하는 제1레그(17)와, 기판(11)의 에지 표면과 평행하며 적어도 부분적으로 확장하는 제2레그(19)를 갖는 전도성 모놀리식 L-커넥트(16)을 갖는 것을 유의해야 한다. 또한, L-커넥트의 제2레그는 단부캡 칩(28)의 에지 표면에 존재함을 유의해야 한다. 현재, 단부캡 칩(28)은 그것의 상부 기판 표면에서 하부 기판 표면까지 약 50-100마이크로미터의 두께일 수 있다. 칩(28)의 에지가 포토리소그래픽적으로 정의되어서, 전형적인 멀티칩 스택 공정 프로세스로 직접 구현할 준비가 되었기 때문에, 칩(28)이 동일한 크기를 가짐을 유의해야 한다. 단부캡 칩(28)의 하나의 에지 표면상의 금속 부분(16)은 연속적인, 수평적으로 확장하는 레그(도시되지 않음)를 통해, 단부캡 칩의 상부 표면위를 통해 상이한 I/O와 전기적으로 접속될 수 있다. 필요하지 않은 경우, 레그(16)는 원래의 장소에서 제거되거나 또는 분리되며, 전기적으로 분리될 수 있다.
제7도는 본 방법에 따라 형성된 멀티칩 스택(30)을 도시한다. 스택(30)은 다수의 집적회로 칩(32) 및 하나의 단부캡 칩(34)을 포함한다. 단부캡 칩(34)은 제1도 내지 제6도에 관련하여 전술한 바와 같이 공정된 것으로 가정한다. 집적회로 칩(32)은 활성 회로(도시되지 않음)로부터 멀티칩 스택(30)의 공통 측면(38)으로의 대표적인 전송 배선(35)을 갖는다. 표면(38)으로 출력되는 이 전송 배선은 종래의 프로세싱을 사용하여 형성되는 것으로 가정한다. 측면(38)에서, 표준 T-컨넥트(39)는 전송 배선(35)을 측면 금속화물층(36)과 전기적으로 결합시키기 위해 사용된다. 바람직하게, 단부캡 칩(34)의 모놀리식 L-커넥트(16)는 단부캡 칩(34)의 에지 표면에서의 제2레그(19)의 부분을 따라 측면 금속(36)과 직접적인 물리적 접촉을 해서, L-커넥트 및 측면 금속이 합쳐지도록 한다. 또한, 모놀리식 L-커넥트(16)는 측면 금속(36)과 같은 금속을 바람직하게 포함하며, 이로 인해 두 개의 구조 인터페이스 특성을 현저하게 향상시킨다. 또한, L-커넥트(16)는 연속적인 모놀리식 구조를 포함하기 때문에, 제1 및 제2레그간에 불연속성 또는 인터페이스가 존재하지 않음을 주지해야 한다.
제8도는 본 발명에 따른 멀티칩 스택(50)의 변형 실시예를 도시한다. 스택(50)에서, 멀티칩 집적회로 칩(52)은 제1도 내지 제6도와 관련하여 전술한 바와 같이 공정된 단부캡 칩(54)과 또한 조합된다. 그러나, 스택(50)은 집적회로 칩(52)이 구현된 예에서의 개시와 관련되어 전술한 바와 같이 공정되었다는 점에서 제7도의 스택(30)과 구분된다. 특히, 집적회로 칩은 요구되는 허용 오차까지 리스그래픽적으로 정의된 에지 표면을 갖는다. 이들 에지 표면은 멀티칩 스택(50)의 측면(58)을 형성하기 위해 정렬된다. 칩(52)은 리소그래픽 허용오차까지 정의되기 때문에, 개별적인 칩으로부터의 전송 배선 출력(55)은 최소 오차 허용도내의 에지 표면에 노출되어서, 측면 금속화물(56)이 또한 직접 물리적으로 접속되도록 한다.
단부캡 칩(54)은 제7도의 멀티칩 스택(30)의 단부캡 칩(34)과 유사하다. 특히, 칩(54)은 멀티칩 스택(50)의 단부 표면(60)상의 단부면 금속화물(도시되지 않음)을 측면 금속화물(60)과 전기적으로 결합시키도록 배치되는 모놀리식 L-커넥트를 포함한다. 또한, 모놀리식 L-커넥트(16)의 제2레그와 측면 금속화물(56) 사이에는 직접적인 물리적 접속이 존재한다. 또한, 모놀리식 L-커넥트는 금속화물(56)과 동일한 금속으로 바람직하게 공정된다. 스택(50)의 현저한 장점은 단부캡 칩(54)이 집적회로 칩(52)과 동일한 용적을 갖는 실리콘으로 공정될 수 있으며, 본 명세서에 기술된 방법을 사용하여 동일한 오차 허용도로 공정될 수 있다는 것이다. 따라서, 멀티칩 스택의 모든 칩(52, 54)은 정확히 같은 크기, 즉 리소그래픽 오차 허용도내의 물질일 것이다.
제9도 내지 제11도는 웨이퍼(71)내에 정의된 단부캡 칩(70)을 도시한다. 칩(70)은 상부 표면(76)위에 배치된 제1금속 레벨(72) 및 제2금속 레벨(74)을 포함한다. 제1도 내지 제6도에 관련하여 전술한 바와 같이, 단부캡 칩(70)의 네 개의 측면 각 부근의 트렌치(78)는 커프에서 형성되었으며, 공형 절연체(80)로 채워진다. 제10도 및 제11도에는 라인 A-A 및 B-B에서 취해진 대표적인 횡-단면도가 도시되어 있다. 본 발명에 따른 전도성 모놀리식 L-커넥트가 웨이퍼(71) 위의 임의의 금속 레벨에서 형성될 수 있음을 이들 도면에 관련하여 유의해야 한다. 일단 단부캡 칩(70)이 웨이퍼로부터 분리되어서 멀티칩 스택으로 구현되면, 모놀리식 L-커넥트의 실제적인 위치는 원하는 측면 금속화물 상호에 의해 지정될 것이다.
제12도는 다수의 집적회로 칩(84)의 스택의 각 단부에서 단부캡 칩(82)을 갖는 멀티칩 스택(80)을 도시한다. 제1도 내지 제6도에 관련하여 전술한 바와 같이 공정된 각 단부캡 칩(82)은 활성 집적 회로를 포함하거나, 포함하지 않을 수 있다. 도시된 바와 같이, 측면 금속화물층(100)은 칩 전송 배선(35) 및 모놀리식 L-커넥트(102, 104)와 상호접속한다. 또한, 금속화물(100)은 직접적, 물리적으로 전송 배선 및 모놀리식 L-커넥트와 접촉한다. 제2측면 금속화물(101)은 모놀리식 L-커넥트(102', 104')와 전기적으로 접속되도록 도시된다.
이 실시예에서, 모놀리식 L-커넥트(102, 102')는 더 낮은 단부캡 칩(82)의 표면상에서의 상이한 땜납 범프(solder bumps)(110, 110')에 각각 전기적으로 결합된다. 다수의 부가적인 땜납 범프(110)가 이 스택 표면상에 배치될 수 있다. 이들 부가적인 땜납 범프는 다른 전도성 모놀리식 L-커넥트를 통해 100, 101을 제외한 측표면 금속화물에 접속될 수 있거나, 스택의 하부 단부캡 칩(82)내에서 형성된 보호 장치와 같은 활성 회로, 캐패시터 또는 레지스터에 접속될 수 있다. 도시된 실시예에서, 땜납 범프(110, 110')는 측면 금속화물(100, 101)을 통해 상부 스택 표면상에 있는 로직 칩(logic chip)(120)과 전기적으로 접속된다. 선결합 커넥트(112)는 모놀리식 L-커넥트(104, 104')를 로직 칩(120)과 상호접속시킨다. 또한, L-커넥트(104, 104')는 스택의 상부 단부캡 칩(82)속으로 집적되는 활성 회로와 전기적으로 결합될 수 있다. 공통 전원 또는 그라운드, 또는 분할된 타이밍, 어드레스 또는 데이타 라인은 분할된 접속이 수행될 수 있는 기능의 유형의 예들이다. 결론적으로, 측면 금속화물(100)이 스택의 집적회로 칩과 결합된 것으로 도시되고, 금속화물(101)이 아무런 접속이 없는 것으로 도시되지만, 본 기술 분야의 통상의 지식을 가진 자라면, 접속의 두 유형의 혼합이 멀티칩 스택(80)의 하나 또는 두 측면상에서 가능하다는 것을 이해할 것이다.
요약하면, 본 명세서에는 지극히 동일한 크기의 얇은 단부캡의 생산을 가능하게 하는 대체 단부캡 칩 기법이 제공되어 있다. 바람직하게, 단부캡 칩은 리소그래픽적으로 정의되며, 연관된 신뢰성 문제와 함께, 단부캡 칩이 구현될 멀티칩 스택의 반도체 칩과의 소정의 열팽창 부정합을 제거하기 위해 실리콘으로 공정된다. 만약 필요한 경우에는, 단부캡 칩은 활성 집적 회로 영역을 포함할 수 있다. 또한, 동일 금속화물이 단부캡 칩 배선 및 멀티칩상의 측면 배선 둘다에 사용될 수 있다. 제시된 기법을 사용하여 멀티칩 스택 공정 생산 및 수율이 증가하며, 따라서, 공정 비용을 절감하게 된다.
본 발명이 소정의 바람직한 실시예에 따라 본 명세서에 상세히 기술되었지만, 많은 변형 및 변화가 본 기술 분야에 통상의 지식을 가진 자에 의해 성취될 것이다. 따라서, 첨부된 특허청구 범위가 본 발명의 진정한 정신 및 범주내에 한정되는 모든 변경 및 변화를 수용할 수 있도록 의도된다.

Claims (28)

  1. 멀티칩 스택(a multichip stack)용 단부캡 칩(an endcap chip)으로서, 각각의 집적회로 칩의 적어도 하나의 주표면이 상기 멀티칩 스택의 인접한 집적회로 칩의 주표면에 적층(laminated)되도록, 함께 적층된 다수의 집적회로 칩을 포함하는, 상기 단부캡 칩은: (a) 상부 표면(an upper surface) 및 에지 표면(an edge surface)을 갖는 기판(a substrate)으로서, 상기 에지 표면은 상기 상부 표면을 포함하는 평면(a palne)에 실질적으로 직교하는 평면으로 확장하는, 상기 기판과; (b) 상기 기판의 상기 상부 표면상에 적어도 부분적으로 확장하는 제1레그(a first leg) 및 상기 기판의 상기 에지 표면상에 적어도 부분적으로 확장하는 제2레그(a second leg)를 갖는 전도성 모놀리식 L-커넥트(a conductive, monolithic L-connect)로서, 상기 단부캡 칩이 상기 멀티칩 스택내에서 단부칩(an end chip)으로서 사용되면, 상기 전도성 모놀리식 L-커넥트는 상기 멀티칩 스택의 단부면(an end face)상의 금속화물 및 상기 멀티칩 스택의 측면(a side face)상의 금속화물을 전기적으로 상호접속시키고, 상기 측면은 상기 기판의 상기 에지 표면과 평행한, 상기 전도성 모놀리식 L-커넥트를 포함하는 멀티칩 스택용 단부캡 칩.
  2. 제1항에 있어서, 상기 기판은 반도체 물질(a semiconductor matrial)을 포함하는 멀티칩 스택용 단부캡 칩.
  3. 제2항에 있어서, 상기 반도체 물질은 실리콘(silicon)을 포함하는 멀티칩 스택용 단부캡 칩.
  4. 제1항에 있어서, 상기 멀티칩 스택의 상기 측면상의 상기 금속화물은 제1유형의 금속화물(a first type of metal)을 포함하되, 상기 전도성 모놀리식 L-커넥트는 상기 제1유형의 금속화물을 또한 포함하는 멀티칩 스택용 단부캡 칩.
  5. 제1항에 있어서, 상기 기판은 하부 표면(a lower surface) 및 상기 하부 표면으로부터 상기 상부 표면까지 측정된 100μm미만의 두께(a thickness)를 갖는 멀티칩 스택용 단부캡 칩.
  6. 제1항에 있어서, 상기 기판은 4 개의 에지를 갖는 직사각형의 형태를 갖고, 상기 에지 표면은 상기 4개의 에지의 제1에지(a first edge)를 포함하고, 상기 단부캡 칩은 상기 기판의 상기 상부 표면상에 적어도 부분적으로 확장하는 제1레그 및 상기 기판의 제2에지상에 적어도 부분적으로 확장하는 제2레그를 갖는 적어도 하나의 부가적인 전도성 모놀리식 L-커넥트를 더 포함하며, 상기 제2에지는 상기 제1에지와는 상이한 멀티칩 스택용 단부캡 칩.
  7. 제6항에 있어서, 상기 전도성 모놀리식 L-커넥트의 상기 제1레그 및 상기 적어도 하나의 부가적인 전도성 모놀리식 L-커넥트의 상기 제1레그는 상기 기판의 상기 상부 표면상에 상이한 금속화물 레벨을 포함하는 멀티칩 스택용 단부캡 칩.
  8. 제1항에 있어서, 상기 단부캡 칩은 상기 기판에 의해 지원되는 활성 집적회로 영역(an active integrated circuit region)을 더 포함하는 멀티칩 스택용 단부캡 칩.
  9. 멀티칩 스택에 있어서, 상기 멀티칩 스택은: (a) 각각의 집적회로 칩의 적어도 하나의 주표면이 인접한 집적회로 칩의 주표면에 적층되도록 함께 적층된 다수의 집적 회로 칩과; (b) 제1주표면(a first principal surface), 제2주표면 및 에지 표면을 갖는 단부캡 칩으로서, 상기 에지 표면은 상기 제1주표면 및 상기 제2주표면에 실질적으로 직교하는 평면에 존재하고, 상기 단부캡 칩의 상기 제2주표면은 상기 다수의 집적회로 칩의 단부 집적회로 칩의 주표면에 적층되고, 상기 단부캡 칩은 상기 제1주표면상에 적어도 부분적으로 확장하는 제1레그 및 상기 에지 표면상에 적어도 부분적으로 확장하는 제2레그를 갖는 전도성 모놀리식 L-커넥트를 더 포함하는, 상기 단부캡 칩과; (c) 상기 다수의 집적회로 칩 및 상기 단부캡 칩에 의해 형성된 측면상에 배치되는 제1금속화물(a first metallization) 및 상기 단부캡 칩의 상기 제1주표면에 의해 정의된 단부면상에 배치되는 제2금속화물(a second metallization)을 포함하되; 상기 단부캡 칩의 상기 전도성 모놀리식 L-커넥트는 상기 측면상의 상기 제1금속화물 및 상기 멀티칩 스택의 상기 단부면상의 상기 제2금속화물과 전기적으로 접속되는 멀티칩 스택.
  10. 제9항에 있어서, 상기 다수의 상기 집적회로 칩들중 적어도 몇 개의 집적회로 칩은 실리콘 기판을 갖고, 상기 단부캡 칩은 실리콘 기판을 갖는 멀티칩 스택.
  11. 제10항에 있어서, 상기 단부캡 칩은 활성 집적회로 영역을 포함하는 멀티칩 스택.
  12. 제9항에 있어서, 상기 측면상에 배치된 상기 제1금속화물은 제1유형의 금속화물을 포함하고, 상기 단부캡 칩의 상기 전도성 모놀리식 L-커넥트는 상기 제1유형의 금속화물을 또한 포함하는 멀티칩 스택.
  13. 제9항에 있어서, 상기 다수의 집적회로 칩 및 상기 단부캡 칩의 각각의 칩은 4 개의 에지를 갖는 직사각형의 형태를 갖고, 상기 단부캡 칩의 상기 에지 표면은 상기 단부캡 칩의 상기 4 개의 에지의 제1에지를 포함하고, 상기 단부캡 칩은 상기 상부 표면상에 적어도 부분적으로 확장하는 제1레그 및 제2에지상에 적어도 부분적으로 확장하는 제2레그를 갖는 적어도 하나의 부가적인 전도성 모놀리식 L-커넥트를 더 포함하고, 상기 제2에지에는 상기 제1에지와 상이하고, 상기 멀티칩 스택은 제2측면상에 배치된 제3금속화물을 더 포함해서, 상기 적어도 하나의 부가적인 전도성 모놀리식 L-커넥트가 상기 제2측면상의 상기 제3금속화물 및 상기 멀티칩 스택의 상기 단부면상의 상기 제2금속화물과 전기적으로 접속되도록 하는 멀티칩 스택.
  14. 제13항에 있어서, 상기 전도성 모놀리식 L-커넥트의 상기 제1레그 및 상기 적어도 하나의 부가적인 전도성 모놀리식 L-커넥트의 상기 제1레그는 상기 단부캡 칩의 상기 제1주표면상에 배치된 상이한 금속화물 레벨을 포함하는 멀티칩 스택.
  15. 제9항에 있어서, 상기 제1금속화물은 상기 전도성 모놀리식 L-커넥트의 상기 제2레그와 직접 물리적으로 접속되는 멀티칩 스택.
  16. 제15항에 있어서, 상기 다수의 집적회로 칩들중 적어도 몇몇 집적회로 칩은 상기 측면에 대한 전송 배선(transfer wirings)을 포함하고, 상기 제1금속화물은 표준 T-커넥트(standard T-connects)를 통해 상기 전송 배선과 전기적으로 결합되는 멀티칩 스택.
  17. 제15항에 있어서, 상기 다수의 집적회로 칩들중 적어도 몇몇 집적회로 칩은 상기 측면에 대한 전송 배선을 포함하고, 상기 제1금속화물은 상기 전송 배선과 직접 물리적으로 접속되는 멀티칩 스택.
  18. 제9항에 있어서, 상기 다수의 집적회로 칩 및 상기 단부캡 칩의 각각의 칩은 직사각형 형태를 가지며, 리소그래픽 오차 허용도(lithographic tolerances)내의 정의된 폭(a width)을 갖는 멀티칩 스택.
  19. 제9항에 있어서, 상기 다수의 집적회로 칩 및 상기 단부캡 칩의 각각의 칩은 100μm 미만의 두께를 갖는 멀티칩 스택.
  20. 멀티칩 스택에서 사용하는 단부캡 칩을 형성하기 위한 방법에 있어서, 상기 방법은: (a ) 상부 표면 및 하부 표면을 갖는 기판을 포함하는 웨이퍼(a wafer)를 제공하는 단계와; (b) 상기 기판내에서 기판 에지(a substrate edge)를 정의하는 트렌치(a trench)를 상기 웨이퍼내에서 형성하는 단계와; (c) 상기 기판의 상기 상부 표면상에 적어도 부분적으로 확장하는 제1레그 및 상기 기판 에지상에 적어도 부분적으로 확장하는 제2레그를 갖는 전도성 모놀리식 L-커넥트를 형성하는 단계와; (d) 상기 단부캡 칩이 상기 전도성 모놀리식 L-커넥트를 포함하도록 상기 웨이퍼로부터 적어도 부분적으로 상기 트렌치를 따라서 상기 단부캡 칩을 분리하는 단계로서, 상기 전도성 모놀리식 L-커넥트의 상기 제2레그는 상기 단부캡 칩의 에지 표면에 상주하고, 상기 단부캡 칩이 상기 멀티칩 스택내에서 사용되면, 상기 전도성 모놀리식 L-커넥트는 상기 멀티칩 스택의 단부면상의 금속화물 및 상기 멀티칩 스택의 측면상의 금속화물을 전기적으로 상호접속하고, 상기 측면은 상기 단부캡 칩의 상기 에지 표면과 평행한, 상기 분리 단계를 포함하는 단부캡 칩 형성방법.
  21. 제20항에 있어서, 상기 기판의 상기 상부 표면 및 상기 기판 에지상에 공형 절연층(a conformal insulating layer)을 형성하는 단계를 더 포함하며, 상기 형성 단계(c)는 상기 공형 절연층위에 상기 전도성 모놀리식 L-커넥트를 포함하는 단부캡 칩 형성방법.
  22. 제20항에 있어서, 상기 분리 단계(d)에 앞서 상기 기판을 상기 하부 표면으로부터 상기 트렌치까지 얇게 하는 단계를 더 포함하되, 상기 얇게 하는 단계는 상기 트렌치의 하부(a bottom)에 도달할 때까지 계속 수행되는 단부캡 칩 형성방법.
  23. 제20항에 있어서, 상기 형성 단계 (b)는 제1평행 트렌치 세트(a first set of parallel tranches)를 상기 웨이퍼내에서 형성하고, 제2평형 트렌치 세트(a second set of parallel trenches)를 상기 웨이퍼내에서 형성하는 단계를 포함하고, 상기 트렌치는 상기 웨이퍼내의 상기 제1평행 트렌치 세트들중 하나의 트렌치를 포함하고, 상기 제1평행 트렌치 세트는 상기 제2평행 트렌치 세트와 직교해서, 다수의 직사각형 단부캡 칩이 상기 웨이퍼내에 정의되도록 하며, 각각의 단부캡 칩은 4개의 에지 표면을 갖는 단부캡 칩 형성방법.
  24. 제23항에 있어서, 상기 형성 단계 (c)는 상기 웨이퍼내에 정의된 각 단부캡 칩에 대한 다수의 전도성 모놀리식 L-커넥트를 형성하는 단계를 포함하는 단부캡 칩 형성방법.
  25. 제24항에 있어서, 각 단부캡 칩의 상기 다수의 전도성 모놀리식 L-커넥트의 적어도 두 개의 전도성 모놀리식 L-커넥트는 상기 단부캡 칩의 상이한 기판 에지상으로 확장하는 제2레그를 갖는 단부캡 칩 형성방법.
  26. 제20항에 있어서, 상기 분리 단계 (d)는 상기 웨이퍼로부터의 상기 단부캡 칩을 상기 트렌치에 의해 정의되지 않은 에지를 따라 다이싱(dicing)하는 단계를 포함하는 단부캡 칩 형성방법.
  27. 제20항에 있어서, 상기 멀티칩 스택은 멀티칩 스택의 측면상의 제1금속화물을 포함하고, 상기 제1금속화물은 제1유형의 금속화물을 포함하고, 상기 형성 단계 (c)는 상기 제1유형의 금속화물으로부터 전도성 모놀리식 L-커넥트를 형성하는 단계를 포함하는 단부캡 칩 형성방법.
  28. 제20항에 있어서, 상기 단부캡 칩을 상기 멀티칩 스택에 집적하는 단계와 더불어, 상기 집적 단계는 상기 전도성 모놀리식 L-커넥트의 상기 제2레그가 상기 멀티칩 스택의 측면에 상주하도록 상기 단부캡 칩을 상기 멀티칩 스택의 집적회로 칩의 노출된 주표면에 적층하는 단계와, 상기 멀티칩 스택의 상기 측면을 제1금속화물으로 금속화물화시켜, 상기 제1금속화물이 상기 전도성 모놀리식 L-커넥트의 상기 제2레그와 직접 물리적으로 접촉하도록 하는 단계와, 상기 단부캡 칩상의 상기 멀티칩 스택의 단부면을 제2금속화물으로 금속화물화시켜, 상기 전도성 모놀리식 L-커넥트가 상기 단부면상의 상기 제2금속화물 및 상기 멀티칩 스택의 상기 측면상의 상기 제1금속화물과 전기적으로 상호접속하도록 하는 단계를 포함하는 단부캡 칩 형성방법.
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