JP2021150567A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】本発明の実施形態は、パッケージの小型化に有利な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第1電極が形成された支持体と、支持体上に設けられ、第2電極が形成された半導体チップと、半導体チップの支持体側の面である第1面及び半導体チップの少なくとも一つの側面である第1側面に連続して接する第1絶縁膜と、第1電極と第2電極とを接続し、半導体チップの第1面とは反対側の面である第2面、第1絶縁膜の第1側面側とは反対側の面及び支持体と接する配線層と、を有する。【選択図】 図1
Description
本発明の実施形態は、半導体装置及びその製造方法に関する。
ウエハなどの支持体上にロジック系の半導体チップをマウントし、ウエハと接続する配線層を形成するとき、チップの側壁にむき出しになっているSiが配線層と電気的に接続するのを防ぐために、配線層の形成前にチップ上とチップ側面を覆う絶縁膜を設ける方法が知られている。しかし、チップをウエハに置いた後に絶縁膜を設けると、絶縁膜の分だけ厚くなり、半導体パッケージの厚さが増加することがある。
本発明の実施形態は、パッケージの小型化に有利な半導体装置を提供する。
実施形態の半導体装置は、第1電極が形成された支持体と、支持体上に設けられ、第2電極が形成された半導体チップと、半導体チップの支持体側の面である第1面及び半導体チップの少なくとも一つの側面である第1側面に連続して接する第1絶縁膜と、第1電極と第2電極とを接続し、半導体チップの第1面とは反対側の面である第2面、第1絶縁膜の第1側面側とは反対側の面及び支持体と接する配線層と、を有する。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。また、図面において、一部の符号を省略している。
(第1実施形態)
第1実施形態は、半導体装置に関する。図1に半導体装置100の断面概念図を示す。実施形態の半導体装置100は、より具体的には、一部配線が形成された半導体チップ、半導体チップを搭載した半導体パッケージの一部又は半導体パッケージである。なお、X方向、Y方向及びZ方向は、互いに交差し、互いに直交することが好ましい。
第1実施形態は、半導体装置に関する。図1に半導体装置100の断面概念図を示す。実施形態の半導体装置100は、より具体的には、一部配線が形成された半導体チップ、半導体チップを搭載した半導体パッケージの一部又は半導体パッケージである。なお、X方向、Y方向及びZ方向は、互いに交差し、互いに直交することが好ましい。
図1の概念図には、半導体装置100の要部を示す。図1の半導体装置100は、半導体チップ1、第1絶縁膜20、配線層30及び支持体40を有する。支持体40は「第1電極」としての電極41を有する。半導体チップは、半導体層10、半導体素子13、第2絶縁膜11及び「第2電極」としての電極12を有する。半導体素子13は例えばCMOS回路等である。
半導体チップ1は、例えばロジックチップである。半導体チップ1は、より具体的には、不揮発性メモリチップのコントローラチップである。
半導体チップ1の支持体40側を向く面である「第1面」と半導体チップ1の側面には第1絶縁膜20が設けられている。半導体チップ1の支持体40側を向く面に設けられている第1絶縁膜20と半導体チップ1の側面に設けられている第1絶縁膜20は途切れない連続した膜である。半導体チップの側面には、半導体基板の一部である半導体層10が露出しており、半導体層の例えばSiと配線層30が接すると側面で半導体層10と配線層30が電気的に接続してしまう。そこで、半導体チップの側面を絶縁する観点から、半導体チップ1の支持体40側を向く面と半導体チップ1の側面は直接的に第1絶縁膜20と接していることが好ましく、半導体チップ1の支持体40側を向く面の全面と半導体チップ1の側面の全面は直接的に第1絶縁膜20と接していることがより好ましい。
半導体チップ1の支持体40を向く面とは反対側の面である「第2面」には、第2絶縁膜11と電極12が設けられている。第2絶縁膜11は、半導体チップ1の半導体層10の支持体40を向く面とは反対側において、配線層30と電気的に接続させたくない部位を覆っている。第2絶縁膜11の一部は配線層30と直接的に接している。第2絶縁膜11は、例えば、無機酸化膜、無機窒化膜や無機の酸窒化膜などの無機系の膜である。無機系の第2絶縁膜11は、Siを酸化あるいは窒化させる等により形成してもよいし、CVDやスパッタリング等の成膜により形成してもよい。第2絶縁膜11はポリイミド等の有機系の膜であってもよい。有機系の膜は、スピンコート等の塗布法により形成され、膜厚は1μmから数μmであってもよい。無機系の膜を形成した場合はその厚みを例えば、10nm以上100nm以下とすることができる。第2絶縁膜11には上記の有機系の膜と無機系の膜とを積層したものや、混合したものを用いてもよい。
電極12は半導体チップ1の電極であり、図1には示していないが、電極12はチップ1上に複数設けられている。電極12は、Al、CuやNi合金などの金属で構成されている。電極12は、配線層30と電気的に接続している。電極12は内部配線を介して半導体素子13と電気的に接続している。
半導体素子13は、例えば、図1に示すように半導体層1中に複数含まれ、半導体素子同士13が電気的に接続している。半導体素子13は、電極12と電気的に接続している。
第1絶縁膜20は、半導体チップ1を絶縁する部材である。第1絶縁膜20は、樹脂を含む絶縁膜である。第1絶縁膜20と支持層40の間にダイアタッチフィルム(DAF)などを設けて、第1絶縁膜20と支持層40を接着させることもできるし、第1絶縁膜20に接着性が備わっている場合には第1絶縁膜20が支持体40と接着させることもできる。パッケージの厚さを減らす観点から、半導体チップ1と支持体40の間に位置している第1絶縁膜20は、支持体40と直接的に接していることが好ましい。第1絶縁膜20は、例えば、接着性の樹脂を含み、さらに任意にフィラーを含むことが好ましい。
第1絶縁膜20は途切れない連続した膜であるため第1絶縁膜20は半導体チップ1の支持体40を向く面と接している部分と半導体チップ1の側面と接している部分が同じ絶縁物で構成されている。より具体的には、半導体チップ1の第1面と接している部分と半導体チップ1の側面と接している部分の第1絶縁膜20は、同じ樹脂、又は、同じ樹脂及び同じフィラーで構成されている。
配線層30は、少なくとも半導体チップ1と電気的に接続し、支持体40上に設けられている。配線層30は、支持体40と電気的に接続していてもよいし、支持体40と電気的に接続していなくてもよい。図1の概念図では、半導体チップ1と支持体40は、配線層30によって、電気的に接続している。配線層30は、半導体チップ1、第1絶縁膜及び支持体40と直接的に接していることが好ましい。配線層30は、さらにX方向にも設けられている場合がある。
配線層30は、Cu層、Ti等を含む下地層とCu層の積層体等で構成されている。配線層30をめっきで形成する場合には、配線層30にめっきの下地層が含まれてもよい。配線層30はスパッタリング法等の成膜とフォトリソ法とを組み合わせて形成されてもよい。
配線層30は、半導体チップ1の支持体40側とは反対側の面、半導体チップ1の側面の一つである「第1側面」に設けられた第1絶縁膜20の第1側面側とは反対側の面及び支持体40と接している。配線層30は、半導体チップ1の支持体40側とは反対側の一部又は全面、半導体チップ1の一方の側面と接している第1絶縁膜20の半導体チップ側とは反対側の全面及び支持体40と接していることがより好ましい。配線層30と第1絶縁膜20の間に別の絶縁膜が設けられているとパッケージが厚くなってしまうことから配線層30と第1絶縁膜20の間には別の絶縁膜は設けないことが好ましい。また、図1において、配線層30は、無機の第2絶縁膜11と接している。
支持体40から半導体チップ1までの最大距離をT1とし、支持体40から配線層30までの最大距離をT2とするとき、T2−T1は、1μm以上10μm以下が好ましく、1μm以上5μm以下が好ましい。半導体チップ1上に直接的に配線層30を設けることでT2−T1の長さを小さくすることができ、パッケージサイズの小型化に寄与する。
支持体40は、再配線層が形成された半導体素子、又は、配線基板等である。半導体素子としては、たとえば不揮発性又は揮発性のメモリチップが挙げられる。不揮発性メモリチップは、データの読み書きをする半導体チップである。不揮発性メモリチップとしては、NANDメモリチップ、相変化メモリチップ、抵抗変化メモリチップ、強誘電体メモリチップ、磁気メモリチップ等を用いることができる。揮発性メモリチップとしては、DRAM(Dynamic Random Access Memory)等を用いることができる。なお、半導体素子はメモリチップに限らない。支持体40は半導体素子や内部配線と電気的に接続する電極41を有し、配線層30を介して半導体チップ1と支持体40が電極41を介して電気的に接続していることが好ましい。
次に、図2から図10の半導体装置100の工程概念図を参照して、図1の半導体装置100の製造方法について説明する。半導体装置100の製造方法は、複数の半導体チップ1が設けられたサポート基板50上に、複数の半導体チップ1のサポート基板50側とは反対側の面及び複数の半導体チップの側面を覆うように絶縁体21を形成する工程と、絶縁体21を複数の半導体チップ1の間で切断して、半導体チップ1のサポート基板50側の面とは反対側の面及び半導体チップ1の側面に連続して接した第1絶縁膜20が形成された半導体チップ1を得る工程と、第1絶縁膜20が形成された半導体チップ1をサポート基板50から取り外し、半導体チップ1のサポート基板50側の面とは反対側の面の第1絶縁膜20が支持体40側を向くように支持体40上に置く工程と、半導体チップ1の支持体側40とは反対側の面、第1絶縁膜20の半導体チップ1の側面側及び支持体40と接する配線層30を形成する工程と、を含む。
まず、図2の工程概念図に示すように、半導体チップ1の第2絶縁膜11及び電極12側がシリコンウエハ等のサポート基板50側を向くように、サポート基板50上に複数の半導体チップ1を設ける。複数の半導体チップ1の間には、空隙を設ける。サポート基板はガラス基板や樹脂基板等であってもよい。サポート基板50は粘着性のある樹脂基板であってもよい。この場合、粘着性のある樹脂に半導体チップ1を貼り付ければよい。サポート基板50に粘着性のない場合は、半導体チップ1とサポ―ト基板50との間に図示しない粘着剤が形成されている。
次に、図3の工程概念図に示すように、半導体チップ1のサポート基板50側とは反対側の面に層状の絶縁体21を形成する。層状の絶縁体21は、例えば、フィルム状の樹脂膜である。
次に、層状の絶縁体21をプレスして、図4の工程概念図に示すように、半導体チップ1の側面が絶縁体21で覆われるように半導体チップ1の間にも絶縁体21を押し込み絶縁体22を得る。押し込まれた絶縁体22は、半導体チップ1の側面にも接している。減圧(真空)下に置きつつ絶縁体21をプレスする、または加熱しつつ絶縁体21をプレスする、または加熱しながら減圧下において絶縁体21をプレスする等して半導体チップ1の側面の全面を絶縁体22が覆うようにすることが好ましい。
次に、半導体チップ1の間の絶縁体22を切断して、図5の工程概念図に示すように、半導体チップ1のサポート基板50側の面とは反対側の面及び半導体チップ1の側面に連続して接した第1絶縁膜20が形成された半導体チップ1を得る。切断は例えば、レーザやブレードダイシング等による。このときサポート基板50まで切り込みを入れてもよい。
次に、第1絶縁膜20が形成された半導体チップ1をサポート基板50から取り外す。図6に取り外した半導体チップ1の上面からの概念図を示す。図6に示すように半導体層10の側面の全面は第1絶縁膜20で囲まれている。図7の工程概念図に示すように、半導体チップ1のサポート基板50側の面とは反対側の面の第1絶縁膜20が支持体40側を向くように支持体40上に置く。支持体40には、後に半導体チップ1と電気的に接続する電極41が設けられている。図7から図10において、半導体素子13の図示は省略する。
次に、図8の工程概念図に示すように、半導体チップ1が設けられた支持体40上にめっきの下地層31をCVD、スパッタリングなどで成膜する。
次に、図9の工程概念図に示すように、配線層30を形成させない位置にめっきのマスクとなるレジスト32、33を形成する。そして、Cuの電解メッキを行なって、図10の工程概念図に示すように露出した下地層31上にCu層34を形成する。そして、レジスト32、33とレジスト32、33の下の下地膜31を除去して、図1の半導体装置100を得ることができる。すなわち、配線層30は下地膜31とCu層34の積層膜である。第1絶縁膜20と配線層30の間に別の絶縁膜を設けると別の絶縁膜を形成するプロセスが必要になるが、実施形態の構造の半導体装置100を作成する工程では別の絶縁膜を形成するプロセスを全て省くことができるため、プロセスの簡略化の観点からも好ましい。
ウエハ上に半導体装置100を形成する場合について説明する。例えば、図11の上面概念図に示すように、ウエハ200に半導体素子100aが形成されている。半導体素子100aは例えば不揮発性または揮発性メモリ素子であってもよいし、CMOS回路等であってもよい。複数の半導体素子100aがウエハ200上に並ぶように形成されている。半導体素子100aの表面には、複数の電極41と電極42とが形成されている。電極42と電極41とは半導体素子100a上に形成された図示しない再配線層や半導体素子100aの内部配線等を介して接続している。電極41は、半導体チップ1との接続に用い、電極42は他の半導体チップとの接続に用いられる。
図12に、それぞれの半導体素子100aの上に図6で示す半導体チップ1を配置し、図7から図10において説明したように半導体チップ1と電極41とを配線層30で接続した状態の概念図を示す。このとき、配線層30は半導体チップ1の4つの側面のうち、3つの側面に沿って形成される。ここで、配線層30は半導体チップ1の4つの側面の全てに沿って形成されてもよいし、2つの側面に沿って形成されてもよいし、一つの側面にのみに沿って形成されてもよい。配線層30のパターンレイアウトは自由に選択できる。また、半導体1チップ1が方形でなく多角形の場合であっても、少なくとも一つの側面または複数の側面に沿うように配線層30を形成することができる。ウエハ200を半導体素子100aの輪郭に沿って切断し、半導体装置100が形成される。
図12に、それぞれの半導体素子100aの上に図6で示す半導体チップ1を配置し、図7から図10において説明したように半導体チップ1と電極41とを配線層30で接続した状態の概念図を示す。このとき、配線層30は半導体チップ1の4つの側面のうち、3つの側面に沿って形成される。ここで、配線層30は半導体チップ1の4つの側面の全てに沿って形成されてもよいし、2つの側面に沿って形成されてもよいし、一つの側面にのみに沿って形成されてもよい。配線層30のパターンレイアウトは自由に選択できる。また、半導体1チップ1が方形でなく多角形の場合であっても、少なくとも一つの側面または複数の側面に沿うように配線層30を形成することができる。ウエハ200を半導体素子100aの輪郭に沿って切断し、半導体装置100が形成される。
図13には、図12で説明した方法により作成した半導体装置100を用いた半導体パッケージ300を示す。半導体パッケージ300は、半導体装置100、複数のNANDフラッシュメモリチップ60(A〜C)、ボンディングワイヤ61(A〜D)、配線基板62、ハンダボール63と封止材64を含む。支持体40は、NANDフラッシュメモリチップを用いている。半導体パッケージ300では、配線基板62上にNANDフラッシュメモリチップ60が複数積層し、その上に半導体装置100が設けられている。電極12と電極41とは配線層30を介して接続している。NANDフラッシュメモリチップである支持体40の電極42とNANDフラッシュメモリチップ60Aのパッド電極(図示せず)はボンディングワイヤ61Aで接続されている。各NANDフラッシュメモリチップ60はボンディングワイヤ61(B〜C)で接続されている。最下段のNANDフラッシュメモリチップ60Cは配線基板62とボンディングワイヤ61Dで接続されている。実施形態の半導体装置100を半導体パッケージ300に用いることで、半導体パッケージ300の厚さを抑えることができる。
(第2実施形態)
第2実施形態は、半導体装置に関する。第2実施形態の半導体装置101は、第1実施形態の半導体装置100の変形例である。第2実施形態と第1実施形態で共通する内容についてはその説明を省略する。図14に第2実施形態の半導体装置101の断面概念図を示す。
第2実施形態は、半導体装置に関する。第2実施形態の半導体装置101は、第1実施形態の半導体装置100の変形例である。第2実施形態と第1実施形態で共通する内容についてはその説明を省略する。図14に第2実施形態の半導体装置101の断面概念図を示す。
第2実施形態の半導体装置101は、半導体チップ1の支持体40側とは反対側の面の一部にも第1絶縁膜20の一部20aが設けられていることが第1実施形態の半導体装置100とは異なる。
これにより、半導体チップ1の表面に金属が露出している場合などに、半導体チップ1と配線層30との間の絶縁性をより高めることができる。
これにより、半導体チップ1の表面に金属が露出している場合などに、半導体チップ1と配線層30との間の絶縁性をより高めることができる。
次に、図15から図19の半導体装置100の工程概念図を参照して、図14の半導体装置101の製造方法について説明する。
まず、図15の工程概念図に示すように、半導体チップ1の第2絶縁膜11及び電極12側がウエハ等のサポート基板50側を向くように、サポート基板50上に複数の半導体チップ1を設ける。複数の半導体チップ1の間には、空隙を設ける。サポート基板50側を向く半導体層10の一部が露出している。
次に、図16の工程概念図に示すように、半導体チップ1のサポート基板50側とは反対側の面に液状又はゲル状の樹脂組成物23を塗布する。このとき、空隙が発生しないように減圧することが好ましい。樹脂組成物23は、例えば、乾燥、加熱又はUV照射等で硬化する材料である。
次に、図17の工程概念図に示すように樹脂組成物を乾燥、加熱又はUV照射等により硬化した絶縁体22を得る。
次に、図18の工程概念図に示すように、半導体チップ1の間の絶縁体21を切断する。半導体チップ1のサポート基板50側の面とは反対側の面及び半導体チップ1の側面に連続して接した第1絶縁膜20と第1絶縁膜20の一部20aが半導体層10と直接接触するように形成された半導体チップ1を得る。図19に取り外した半導体チップ1の上面からの工程概念図を示す。図19に示すように点線で示す半導体層10の側面は第1絶縁膜20で囲まれている。さらに、半導体層10の外形の輪郭から少し内側に入ったところに第1絶縁膜20の一部20aが形成されている。半導体素子13の上面の一部にも第1絶縁膜20が形成されている。以降、第1実施形態と同様の工程で半導体装置100を得ることができる。
第2実施形態の製造方法を第1実施形態の製造方法に採用することもできるし、第1実施形態の製造方法を第2実施形態の製造方法に採用することもできる。
図20には、半導体装置101を用いた半導体パッケージ400を示す。半導体パッケージ400は、半導体装置101、支持体40、複数のNANDフラッシュメモリチップ60(A〜D)、ボンディングワイヤ65(A〜D)、接着層66、ハンダボール63と封止材64を含む。支持体40は、配線基板である。半導体パッケージ400では、半導体装置101の半導体チップ1を接着層66で覆い、接着層66の上にNANDフラッシュメモリチップ60が複数積層している。最下段NANDフラッシュメモリチップ60Aは支持体40とボンディングワイヤ65Aで接続されていて、各NANDフラッシュメモリチップ60はボンディングワイヤ65(B〜D)で接続されている。電極41と、ハンダボール63及びボンディングワイヤ65Aが接続される支持体40のパッド電極と、は支持体40の内部配線等を介して電気的に接続される。
実施形態の半導体装置101を半導体パッケージ400に用いることで、接着層66の厚さを低くして半導体パッケージ400の厚さを抑えることができる。
実施形態の半導体装置101を半導体パッケージ400に用いることで、接着層66の厚さを低くして半導体パッケージ400の厚さを抑えることができる。
(第3実施形態)
第3実施形態は、半導体装置に関する。第3実施形態の半導体装置は、第1実施形態及び第2実施形態の半導体装置100の変形例である。第3実施形態と第1実施形態又は第2実施形態で共通する内容についてはその説明を省略する。図21に第3実施形態の半導体装置500の概念図を示す。
第3実施形態は、半導体装置に関する。第3実施形態の半導体装置は、第1実施形態及び第2実施形態の半導体装置100の変形例である。第3実施形態と第1実施形態又は第2実施形態で共通する内容についてはその説明を省略する。図21に第3実施形態の半導体装置500の概念図を示す。
第3実施形態の半導体装置500は、2つの半導体チップ1が支持体40上に設けられていて、2つの半導体チップ1が配線層30で接続されていることが第1実施形態及び第2実施形態と異なる。
第1実施形態及び第2実施形態では、半導体装置100(101)の半導体チップ1と異なる半導体チップを接続させる形態であるが、同種の半導体チップ1を支持体40上で接続するために、実施形態の配線構造を採用することができる。例えば、複数のロジックチップを半導体装置500のように接続することで、高速かつ大規模なロジックのICを得ることができる。
他の実施形態
(a)上記実施形態では、配線層30は金属層から形成されているが、さらに金属層の上に樹脂膜や無機膜等の絶縁膜を形成してもよい。このとき配線層30が絶縁膜により保護され、信頼性が向上する。
(b)上記実施形態(a)において、配線層30に設けた絶縁膜の上にさらに金属層を設けて、金属層を2層にしてもよい。また、さらに積層して配線層30を金属層と絶縁膜とをフォトリソとエッチング等で加工し、複数層積層させてもよい。このとき複雑な配線パターンを有する配線層30を形成することができる。
(a)上記実施形態では、配線層30は金属層から形成されているが、さらに金属層の上に樹脂膜や無機膜等の絶縁膜を形成してもよい。このとき配線層30が絶縁膜により保護され、信頼性が向上する。
(b)上記実施形態(a)において、配線層30に設けた絶縁膜の上にさらに金属層を設けて、金属層を2層にしてもよい。また、さらに積層して配線層30を金属層と絶縁膜とをフォトリソとエッチング等で加工し、複数層積層させてもよい。このとき複雑な配線パターンを有する配線層30を形成することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
100、101、500…半導体装置、1…半導体チップ、10…半導体層、11…第2絶縁膜、12…電極、13…半導体素子、20…第1絶縁膜、21、22…絶縁体、23…樹脂組成物、30…配線層、31…下地層、32、33…レジスト、34…Cu層、40…支持体、41…電極、50…基板、60…NANDフラッシュメモリチップ、61…ボンディングワイヤ、62…配線基板、63…ハンダボール、64…封止材、65…ボンディングワイヤ、200…ウエハ、300、400…半導体パッケージ
Claims (6)
- 第1電極が形成された支持体と、
前記支持体上に設けられ、第2電極が形成された半導体チップと、
前記半導体チップの支持体側の面である第1面及び前記半導体チップの少なくとも一つの側面である第1側面に連続して接する第1絶縁膜と、
前記第1電極と第2電極とを接続し、半導体チップの前記第1面とは反対側の面である第2面、前記第1絶縁膜の前記第1側面側とは反対側の面及び前記支持体と接する配線層と、
を有する半導体装置。 - 前記支持体は、半導体素子又は配線基板である請求項1に記載の半導体装置。
- 前記第2面には第2絶縁膜が形成され、
前記配線層は前記第2絶縁膜の上に設けられている請求項1又は2に記載の半導体装置。 - 前記第1絶縁膜は前記第2面の一部まで延在する請求項1ないし3のいずれか1項に記載の半導体装置。
- 前記第1絶縁膜は前記半導体チップの全ての側面に連続して接する請求項1ないし4のいずれか1項に記載の半導体装置。
- 複数の半導体チップが設けられた基板上に、前記複数の半導体チップの前記基板側とは反対側の面及び前記複数の半導体チップの側面を覆うように絶縁体を形成する工程と、
前記絶縁体を前記複数の半導体チップの間で切断して、前記半導体チップの基板側の面とは反対側の面及び前記半導体チップの側面に連続して接した第1絶縁膜が形成された半導体チップを得る工程と、
前記第1絶縁膜が形成された半導体チップを基板から取り外し、前記半導体チップの基板側の面とは反対側の面の第1絶縁膜が支持体側を向くように前記支持体上に置く工程と、
前記半導体チップの前記支持体側とは反対側の面、前記第1絶縁膜の前記半導体チップの側面側及び前記支持体と接する配線層を形成する工程と、
を含む半導体装置の製造方法。
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