KR100253352B1 - 적층가능한 반도체 칩 및 적층된 반도체 칩 모듈의 제조 방법 - Google Patents

적층가능한 반도체 칩 및 적층된 반도체 칩 모듈의 제조 방법 Download PDF

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Abstract

본 발명은 적층가능한 반도체 칩 제조 방법에 관한 것으로, 온장 웨이퍼(20) 상태에서 개개의 반도체 칩(28)의 측면에 해당하는 웨이퍼(20)의 부위에 홀들(32)을 형성하고, 그 홀(32)내에 절연물질을 채워 각 반도체 칩(28)의 측면을 절연한 다음, 금속(Metallization)공정을 수행하여 각 반도체 칩(28)의 상면에 배열되어 있는 패드들을 그 반도체 칩(28)의 측면으로 재배열시키도록한 후, 상기 웨이퍼(20)를 절단하여 복수개의 3차원 적층가능한 반도체 칩들(50)을 형성한다.

Description

적층가능한 반도체 칩 및 적층된 반도체 칩 모듈의 제조 방법
본 발명은 고용량 반도체 칩 패키지의 개발을 위한 적층가능한 반도체 칩 및 적층된 반도체 칩 모듈의 제조 방법에 관한 것으로, 특히 각 반도체 칩의 측면을 절연하는 방법을 개선한 것이다.
일반적으로, 3차원 칩 적층 기술은 고용량이고 소형인 반도체 칩 패키지의 개발을 위한 핵심적인 기술로서, 이와 관련된 기술로는 USP NO. 5,104,820 및 USP NO. 5,279,991 에 나타나 있다.
USP NO. 5,104,820에 개재된 3차원 칩 적층 기술은, 도 1에 나타난 바와같이, 온장 웨이퍼상태에서 각 반도체 칩(11)의 상면에 배열형성된 복수의 패드(12)들을 도전성 배선들(13)을 이용하여 그 칩(11)의 측면 바깥 쪽으로 모두 재배열하므로써 재배열된 패드들(14)을 형성 한다. 또한, 웨이퍼를 절단하여 재배열된 패드들(14)을 가진 개개의 반도체 칩으로 분리한 후, 분리된 반도체 칩들을 적층하여 모듈의 형태를 만든 다음 적층된 각 반도체 칩의 측면을 절연한다. 이와 같은 측면 절연 공정을 간단히 설명하면, 재배열된 패드들을 가진 반도체 칩들이 복수층으로 적층된 모듈 상태에서, 상기 배선(13)들의 끝부분(재배열된 패드 부분)(14)에 손상이 가지 않도록 각 반도체 칩의 측면을 식각하고 그 식각 부위에 폴리머 절연물질을 채움으로써 각 반도체 칩의 측면을 절연한다.
상기 USP NO. 5,104,820에 개재된 3차원 칩 적층 기술의 단점은 다음과 같다.
첫째, 각 반도체 칩의 측면 절연 공정이 적층된 칩 모듈에 대해서 수행되기 때문에 종래의 웨이퍼 공정 기술을 그대로 적용시킬 수 없다.
둘째, 상기 재배열된 패드들(14)을 형성하기 위하여 그 칩(11)의 주위에 있는 다른 칩들의 면적을 이용하기 때문에 반도체 생산 수율이 떨어지고 반도체 칩의 크기가 커지는 단점이 있다.
USP NO. 5,279,991에 게재된 3차원 칩 적층 기술은, 재배열된 패드들을 가진 복수의 반도체 칩으로 구성된 모듈들을 적층하여 큰 단위의 적층 모듈로 만든 후 각 반도체 칩의 측면을 절연한다. 또한 상기 큰 단위의 적층 모듈은 사용되는 용도에 따라 작은 단위의 적층 모듈로 분리시켜서 사용된다. 이 기술은 상기 USP NO. 5104820에 개재된 기술과 유사하게 많은 공정들이 적층된 반도체 칩들에 대해서 행해지므로 종래의 웨이퍼 공정 기술을 그대로 적용할 수 없고, 이에 따라 공정이 복잡해지고 추가적인 장치들이 필요한 단점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 온장 웨이퍼 상태에서 각 반도체 칩의 측면을 절연할 수 있도록 개선된 적층 가능한 반도체 칩 및 적층된 반도체 칩 모듈의 제조 방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따르면:
온장 웨이퍼를 제공하는 공정과; 상기 웨이퍼의 상면에 형성된 웨이퍼절단선을 따라 홀을 형성하는 공정과; 상기 웨이퍼의 하면에 제 1절연층을 형성하는 공정과; 상기 홀내에 제 2절연층을 채우는 공정과; 상기 웨이퍼의 상면에 제 3절연층을 형성하는 공정과; 상기 제 3절연층내에 상기 각 칩에 형성된 패드들이 드러나도록 하는 비아홀들을 형성하는 공정과; 상기 제 3절연층상에 도전층을 형성하는 공정과; 상기 도전층을 패터닝하여 복수의 도전선들을 형성하는 공정과; 상기 패터닝된 도전층 및 상기 제 3절연층상에 제 4절연층을 형성하는 공정과; 그리고, 상기 칩 분리선을 따라 상기 웨이퍼를 절단하는 공정을 포함하여 구성된 3차원 적층가능한 반도체 칩의 제조 방법이 제공된다.
상기 각 도전선은 상기 각 패드와 대응되도록 전기적으로 연결되고 상기 반도체 칩의 측면(제 3 및 제 4절연층의 측면)으로 노출되도록 형성하므로써, 그 도전선들에 의해 상기 반도체 칩의 상면에 배열되어 있는 패드들이 그 반도체 칩의 측면으로 재배열되도록 한다.
이와 같은 3차원 적층가능한 반도체 칩의 제조 방법은, 온장 웨이퍼 상태에서 각 반도체 칩의 측면에 해당하는 웨이퍼의 부위에 홀을 형성하고 그 홀내에 절연 물질을 채워서 각 반도체 칩의 측면을 절연하기 때문에 일반적인 웨이퍼 공정 기술을 그대로 적용할 수 있다. 따라서, 본 발명은 (적층된 반도체 칩 모듈 상태에서 각 반도체 칩의 측면을 절연하는) 종래의 측면 절연 방법과 비교하여 공정을 간소화하는 잇점이 있다.
도 1 은 종래의 3차원 칩 적층 기술에서 패드의 측면 재배열을 설명하기 위한 평면도.
도 2는 본 발명에 따른 온장(uncut) 웨이퍼의 평면도.
도 3(a) - 도 3(g)는 본 발명에 따른 적층가능한 반도체 칩의 제조 공정을 설명하기 위한 종단면도.
도 4는 본 발명에 따른 적층된 반도체 칩 모듈의 종단면도
도 5는 도 4에 도시된 본 발명에 따른 적층된 반도체 칩 모듈(60)의 측면도.
(도면의 주요 부분에 대한 부호의 설명)
20 : 온장(uncut) 웨이퍼 22, 24 : 절단선
26 : 홀형성라인 28 : 반도체 칩
32 : 홀 34 : 제 1 절연성 접착부재
36 : 제 1 절연층 38 : 제 2 절연층
40 : 제 2 절연성 접착부재 42 : 제 3 절연층
42a : 비아홀 44 : 도전선
46 : 제 4 절연층 48 : 접착층
이하, 첨부 도면을 참조하여 본 발명에 따른 적층 가능한 반도체 칩 및 적층된 반도체 칩 모듈의 제조 방법에 대하여 상세히 설명하기로 한다.
도 2는 본 발명을 구현하기 위하여 제공되는 온장 웨이퍼의 평면도이고, 도 3(a)-(g)은 본 발명의 일실시예에 따른 적층 가능한 반도체 칩의 제조 방법을 설명하기 위한 순차적인 종단면도이다.
먼저, 도 2에 도시된 바와 같은 온장 웨이퍼(20)를 제공한다. 이 온장 웨이퍼(20)의 상면에는, 그 웨이퍼(20)를 절단하여 개개의 반도체 칩(28)으로 분리시키기 위한 제 1 방향의 절단선들(22)과 그선(22)에 직각인 제 2 방향의 절단선들(24)이 구획되어 있고, 또한 상기 제 2 방향 절단선들(24)에 대응되도록 그려진 사각형의 홀형성라인들(26)이 구획되어 있다. 그 홀형성라인들(26)은 각 반도체 칩(28)의 양측에 대응되도록 구획되어 후속 공정에서 웨이퍼(20)내(즉, 각 반도체 칩의 양측에 대응하는 부위)에 홀들(32)을 형성하기 위한 것이다.
다음, 도 3(a)는 도 2의 종단면도로, 도 2에 도시된 홀형성라인들(26)을 따라 다이아몬드 경사 절단법을 이용하여 상기 웨이퍼(20)를 절단하거나 또는, KOH 식각법을 이용하여 식각하므로써 그 웨이퍼(20)내에 홀들(32)을 형성한다. 그 홀들(32)은 각 반도체 칩(28)의 양측에 형성된다.
이어, 도 3(b)에 도시된 바와 같이, 상기 웨이퍼(20)의 하면에 제 1절연성접착부재(34)를 매개로하여 제 1절연층(36)을 형성한다. 이때, 상기 웨이퍼(20)와 제 1절연층(36)의 계면에서 발생하는 응력을 감소시키기 위하여, 그 제 1절연성접착부재(34)는 열가소성 폴리머 접착 물질인 써모에테르이미드(THERMOETHERIMIDE)를 사용하여 그의 두께를 약 10μm 이하로 형성하고, 그 제 1절연층(36)의 재질은 열팽팡계수가 작은 폴리머 필름(예를들어 Polyimide 계열의 Kapton Film)을 사용한다.
다음, 도 3(c)에 도시된 바와 같이, 상기 홀들(32)내에 열가소성 폴리머 접착 물질인 써모에테르이미드(THERMOETHERIMIDE)와 같은 제 2절연층(38)을 채운 후 열처리하여 굳힌다. 본 발명에서 그 제 2절연층(38)으로는 예를들어 얼템(Ultem)을 사용할 수 있다.
이어, 도 3(d)에 도시된 바와 같이, 상기 제 2절연층(38)과 웨이퍼(20)의 상면에 제 2절연성접착부재(40)를 매개로하여 제 3절연층(42)을 형성한다. 이때도 상기 제 1절연층(36)을 형성할 때와 같이, 상기 웨이퍼(20)와 제 3절연층(42)의 계면에서 발생하는 응력을 감소시키기 위하여, 상기 제 2절연성접착부재(40)는 열가소성 폴리머 접착 물질인 써모에테르이미드(THERMOETHERIMIDE)를 사용하여 그의 두께를 약 10μm 이하로 형성하고, 상기 제 3절연층(42)의 재질은 열팽팡계수가 작은 폴리머 필름(예를들어 Polyimide 계열의 Kapton Film)을 사용한다. 이어, 상기 제 3절연층(42)과 제 2절연성접착부재(40)내에 복수의 비아홀들(42a)을 형성한다. 그 비아홀들(42a)은 상기 각 반도체 칩(28)의 상면에 배열형성된 복수의 칩패드들(미도시)이 각각 노출되도록 형성한다.
이어, 도 3(e)에 도시된 바와 같이, 상기 제 3절연층(42)상에 도전층을 형성하고, 그 도전층을 패터닝하여 상기 칩패드들(미도시)에 대응하는 복수의 도전선들(44)을 형성한다. 상기 도전선(44)의 일단은 상기 비아홀(42a)을 통하여 상기 패드(미도시)에 각각 전기적으로 연결되도록 하고, 그(44)의 다른 일단은 각 반도체 칩(28)의 측면방향으로 연장 형성되도록 패턴 형성하여, 후속 공정에서 웨이퍼(20)를 개개의 반도체 칩(28)으로 분리시키면, 그 도전선들(44)에 의해 각 반도체 칩(28)의 상면에 배열 형성된 상기 패드(미도시)들이 그 칩(28)의 측면에 전기적으로 재배열되도록 한다. 상기 도전선(44)은 Ti/Al(2μm)층으로 형성할 수 있는바, 상기 Al층이 주 배선층이 되고 Ti층은 그 Al층과 상기 제 3절연층(42)과의 접착력을 향상시키는 보조 배선층이 된다.
이어, 도 3(f)에 도시된 바와 같이, 상기 도전선들(44) 사이로 노출된 제 3절연층(42)의 상면 및 그 도전선들(44)의 상면에 제 4절연층(46)을 형성한 후, 그 제 4절연층(46)의 상면에 접착층(48)을 형성한다. 상기 제 4절연층(46)의 형성 공정은, 상기 도전선들(44) 사이의 갭내에 (갭을 채우는 특성이 우수하고) 열가소성 폴리머 접착 물질인 써모에테르미이드(THERMOETHERIMIDE)(예를들어 얼템)를 채우는 공정과, 그리고 그 위에 열팽창 계수가 작은 폴리머 필름(예를들어 캡톤막)을 (접착)형성하는 공정으로 구성된다. 또한, 상기 접착층(48)은 바람직하게 상기 제 1 및 제 2 절연성접착부재(34)(40)와 동일한 재질로 형성한 후 열처리하여 굳히도록 한다.
마지막으로, 도 3(g)에 도시된 바와 같이, 도 2의 상기 웨이퍼(20)상에 구획되어 있는 상기 절단선들(22)(24)을 따라 웨이퍼 절단 공정을 수행하므로써, 본 발명에 따른 적층가능한 반도체 칩(50)의 제조 공정을 완료한다.
이어, 도 3(g)에 도시된 본 발명의 적층가능한 반도체 칩(50)을 사용하여 3차원 적층된 반도체 칩 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 4는 본 발명에 따른 적층된 반도체 칩 모듈(60)의 종단면을 도시한 것으로, 도 3(f)의 상태에서 웨이퍼 절단 공정을 수행하여 도 3(g)와 같이 적층가능한 반도체 칩들(50)을 만든 후, 그 적층가능한 반도체 칩들(50)을 복수개의 층으로 적층한 다음 열과 압력을 가하면 접착층(48)의 접착력에 의해 각 적층가능한 반도체 칩(50)이 서로 고착되어 도 4와 같은 3차원 적층된 반도체 칩 모듈(60)이 제작된다. 도 4에 도시된 바와 같이, 각 반도체 칩(28)의 측면은 제 2절연층(38)에 의해 완전히 절연되어 있기 때문에, 고용량의 3차원 적층 반도체 패키지를 제조하기 위하여 후속 공정에서 상기 반도체 칩 모듈(60)의 측면에 금속(Metallization) 공정을 수행할 때, 상기 도전선들(44)과 각 반도체 칩(28) 사이는 전기적으로 절연시킴과 동시에 동일 기능의 각 도전선들(44) 끼리는 전기적으로 연결시킬 수 있도록 한다. 이와 같이 각 반도체 칩(28)의 측면을 절연하는 기술은 고용량의 3차원 적층 반도체 패키지의 제조를 위한 핵심 기술 중의 하나이다.
한편, 상기 적층된 반도체 칩 모듈(60)은, 상기 웨이퍼의 절단공정을 수행하기 전 상태 즉, 도 3(f)의 상태에서 각 웨이퍼(20)를 복수의 층으로 적층한 다음, 웨이퍼 절단 공정을 수행하여 도 4와 같은 3차원 적층된 반도체 칩 모듈(60)을 만들 수 있다. 이와 같이 적층 공정 후 절단 공정을 수행하게 되면, 한 번의 적층 및 절단 공정으로 다수개의 3차원 적층된 반도체 칩 모듈(60)들을 제작할 수 있는 장점이 있다.
도 5는 도 4에 도시된 본 발명에 따른 적층 반도체 칩 모듈(60)의 측면도로서, 반도체 칩(28)의 전기적인 경로가 되는 복수의 도전선들(44)이 그 반도체 칩 모듈(60)의 측면으로 노출되어 있고, 각각의 도전선(44)은 절연층들(42)(46)에 의해 상호 전기적으로 절연되어 있다. 따라서, 그 모듈(60)의 측면에 금속(Metallization)공정등을 수행하여 각 도전선들(44)에 대응하는 전기적인 외부단자(미도시)를 형성하거나, 각 도전선들(44)에 대응하는 솔더볼들 등과 같은 외부단자(미도시)를 형성하므로써 본 발명에 따른 적층가능한 반도체 칩을 사용하여 고용량의 반도체 칩 패키지를 제작할 수 있다.
이상 상세히 설명한 바와 같이 본 발명에 따른 적층가능한 반도체 칩의 제조 방법에 의하면, 온장 웨이퍼 상태에서 각 반도체 칩의 측면을 절연하는 등 다수의 공정을 수행하기 때문에 기존의 웨이퍼 공정 기술을 그대로 사용할 수 있게되어 공정을 단순화시키고 별도의 장비를 배제하며, 종래의 기술과 비교하여 재배열 패드들을 형성할 때 주변의 칩 면적을 사용하지 않기 때문에 생산 수율이 향상되는 효과가 있다.

Claims (14)

  1. 홀형성라인들(26) 및 개개의 칩(28)으로 분리하기 위한 절단선들(22)(24)이 구획되어 있는 온장 웨이퍼(20)를 제공하는 공정과;
    상기 웨이퍼(20)의 상면에 구획된 홀형성라인들(26)을 따라 제 1 비아 홀(32)을 형성하는 공정과;
    상기 웨이퍼(20)의 하면에 제 1절연층(36)을 형성하는 공정과;
    상기 제 1 비아홀(32)내에 제 2절연층(38)을 채우는 공정과;
    상기 웨이퍼(20)의 상면에 제 3절연층(42)을 형성하는 공정과;
    상기 제 3절연층(42)내에 상기 각 칩(28)에 형성된 패드들이 드러나도록 하는 제 2 비아홀들(42a)을 형성하는 공정과;
    상기 제 3절연층(42)상에 상기 패드들에 대응하는 복수의 도전선들(44)을 형성하는 공정과;
    상기 복수의 도전선들(44) 및 상기 제 3절연층(42)상에 제 4절연층(46)을 형성하는 공정과; 그리고,
    상기 절단선들(22)(24)을 따라 상기 웨이퍼(20)를 절단하는 공정을 포함하여 구성된 적층가능한 반도체 칩의 제조 방법.
  2. 제 1항에 있어서, 상기 웨이퍼(20)의 상면에는 그 웨이퍼(20)를 절단하기 위한 제 1방향의 절단선들(22)과 제 2방향의 절단선들(24)이 구획되어 있고, 상기 제 1 또는 제 2 방향의 절단선 중 일방향의 절단선들에 대응되도록 홀형성라인들(26)이 구획되어 있는 것을 특징으로 하는 적층가능한 반도체 칩의 제조 방법.
  3. 제 1항에 있어서, 상기 제 1 절연층(36)은 제 1 절연성 접착부재(34)를 매개로하여 형성하는 것을 특징으로 하는 적층가능한 반도체 칩의 제조 방법.
  4. 제 3항에 있어서, 상기 제 1절연성접착부재(34)는 열가소성 폴리머 접착 물질인 써모에테르이미드(THERMOETHERIMIDE)를 약 10μm 이하의 두께로 형성하는 것을 특징으로 하는 적층가능한 반도체 칩의 제조 방법.
  5. 제 3항에 있어서, 상기 제 1절연층(36)의 재질은 (열팽창계수가 작은) 폴리머 필름인 것을 특징으로 하는 적층가능한 반도체 칩의 제조 방법.
  6. 제 1항에 있어서, 상기 제 2절연층(38)은 열가소성 폴리머 접착 물질인 써모에테르이미드(THERMOETHERIMIDE)인 것을 특징으로 하는 적층가능한 반도체 칩의 제조 방법.
  7. 제 1항에 있어서, 상기 제 3 절연층(42)은 제 2 절연성 접착부재(40)를 매개로하여 형성하는 것을 특징으로 하는 적층가능한 반도체 칩의 제조 방법.
  8. 제 7항에 있어서, 상기 제 2절연성접착부재(40)는 열가소성 폴리머 접착 물질인 써모에테르이미드(THERMOETHERIMIDE)를 약 10μm 이하의 두께로 형성하는 것을 특징으로 하는 적층가능한 반도체 칩의 제조 방법.
  9. 제 7항에 있어서, 상기 제 3절연층(36)의 재질은 열팽팡계수가 작은 폴리머 필름인 것을 특징으로 하는 적층가능한 반도체 칩의 제조 방법.
  10. 제 1항에 있어서, 상기 각 도전선(42)은 그의 일단부가 상기 비아홀을 통하여 각 패드에 접속되고 다른 일단부는 각 칩(28)의 측면 방향으로 연장 형성된 것을 특징으로 하는 적층가능한 반도체 칩의 제조 방법.
  11. 제 10항에 있어서, 상기 도전선(42)은 Ti/Al층으로 만들어진 것을 특징으로 하는 적층가능한 반도체 칩의 제조 방법.
  12. 제 1항에 있어서, 상기 제 3 절연층(46)은 열가소성 폴리머 접착 물질인 써모에테르미이드(THERMOETHERIMIDE)층과 폴리머 필름층을 포함하는 것을 특징으로 하는 적층가능한 반도체 칩의 제조 방법.
  13. 제 1항에 있어서, 상기 접착층(48)은 열가소성 폴리머 접착 물질인 써모에테르이미드(THERMOETHERIMIDE)층을 형성한 후 열처리하여 굳혀서 형성함을 특징으로 하는 적층가능한 반도체 칩의 제조 방법.
  14. 홀형성라인들(26) 및 개개의 칩(28)으로 분리하기 위한 절단선들(22)(24)이 구획되어 있는 온장 웨이퍼(20)를 제공하는 공정과;
    상기 웨이퍼(20)의 상면에 구획된 홀형성라인들(26)을 따라 제 1 비아 홀(32)을 형성하는 공정과;
    상기 웨이퍼(20)의 하면에 제 1절연층(36)을 형성하는 공정과;
    상기 제 1 비아홀(32)내에 제 2절연층(38)을 채우는 공정과;
    상기 웨이퍼(20)의 상면에 제 3절연층(42)을 형성하는 공정과;
    상기 제 3절연층(42)내에 상기 각 칩(28)에 형성된 패드들이 드러나도록 하는 제 2 비아홀들(42a)을 형성하는 공정과;
    상기 제 3절연층(42)상에 상기 패드들에 대응하는 복수의 도전선들(44)을 형성하는 공정과;
    상기 복수의 도전선들(44) 및 상기 제 3절연층(42)상에 제 4절연층(46)을 형성하는 공정과;
    상기 전 공정들을 수행한 상기 웨이퍼들(20)을 상호 대응토록 적층하는 공정과; 그리고,
    상기 절단선들(22)(24)을 따라 상기 적층된 웨이퍼들(20)을 절단하는 공정을 포함하여 구성된 적층된 반도체 칩 모둘의 제조 방법.
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