KR100198600B1 - 반도체 장치의 플레이너 격리영역 형성방법 - Google Patents

Abstract

본 발명은 필드 산화시 야기되는 스트레스를 감소시키고 버즈비크의 길이를 감소시킬 수 있는 반도체 장치의 플래이너 격리영역 형성방법을 제공하기 위한 것으로 이를 위해 기판위에 버퍼산화막과 부분산화마스크용 질화막을 차례로 형성하는 단계, 포토/에치 공정을 실시하여 필드영역과 액티브영역을 한정하고 필드영역내의 상기 산화막과 질화막을 제거하는 단계, 상기 필드영역내의 기판을 에치하여 트렌치를 형성하는 단계, 상기 트렌치 내에 측벽 스페이서 산화막을 형성하는 단계, 트렌치내에 필드산화를 행하여 필드산화막을 형성하는 단계, 액티브영역 내의 상기 마스크용 질화막과 버퍼산화막을 제거하는 단계가 차례로 포함된다.

Description

반도체 장치의 플래이너 격리 영역 형성 방법

제1도는 종래의 공정단면도.

제2도는 본 발명의 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : N 웰

3 : 버퍼 산화막 4 : 질화막

5 : HTO 막 5a : 측벽 스페이서

6 : 필드산화막

본 발명은 반도체 장치의 플래이너(Planar)격리 영역 형성 방법에 관한 것으로, 특히 필드산화막이 형성될 영역의 기판내에 미리 트렌치를 형성하고 이 트렌치내에 측벽 스페이서를 형성하여 필드 산화시 야기되는 스트레스(Stress)를 줄이고 버즈 비크(Bird's Beak)의 길이를 감소시킬 수 있는 방법에 관한 것이다.

종래의 반도체 제조공정중 실리콘 기판(20)위에 N웰(21) 형성 이후 진행되는 LOCOS(Local Oxidation of Silicon) 공정을 첨부된 제1a도 내지 제1e도를 참조하여 상술하면 다음과 같다.

먼제 제1a도와 같이 실리콘기판(20)위에 실리콘기판(20)과 마스크용 질화막 사이의 중간층으로 사용될 버퍼산화막(22) 형성을 위해 베이스(Base) 산화를 행한다음 부분산화를 위한 마스크용 질화막(22)을 증착한다.

그리고 제1b도와 같이 감광제(PR₁₀)를 이용한 액티브(Active) 영역 마스킹 공정을 거쳐 액티브 영역과 필드(Field) 영역을 한정한 후 필드 영역의 상기 마스크용 질화막(23)을 에치하여 제거한다.

이어 제1c도 와 같이 상기 감광제(PR₁₀)를 제거하고 격리특성과 용이한 필드산화를 위해 다시 감광제(PR₁₁)를 이용한 N-필드마스킹 공정을 거쳐 N-필드 이온 주입을 실시한다.

그리고 제1d도와 같이 상기 감광제(PR₁₁)를 벗겨내고 필드영역내에 필드 산화를 행하여 부분 필드산화막(24)을 형성한 후 상기 마스크용 질화막(23)과 버퍼산화막(22)을 차례로 제거하므로써 공정이 완료된다. 그러나 상기 종래기술은 반도체 장치가 고집적화됨에 따라 필드산화시 발생하는 버즈비크의 길이가 상대적으로 커지게 되어 필드영역이 설계영역에서 많은 면적을 차지하게 되므로 내로우-워드 효과(Narrow Width Effect)가 발생되는 문제점이 있었다.

본 발명은 상기 단점을 제거키위한 것으로 실리콘 기판(1) 위에 N웰(2) 형성 이후 진행되는 공정을 첨부된 제2a도 내지 제2g도 를 참조하여 설명하면 다음과 같다.

먼저 제2a도와 같이 실리콘 기판(1)과 마스크용 질화막 사이의 중간층으로 사용될 버퍼산화막(3) 형성을 위해 베이스(Base)산화를 행한다음 부분산화시 마스크 역활을 할 질화막(4)을 증착시킨다.

그리고 제2b도와 같이 부분산화를 위하여 감광제(PR₁)를 이용한 액티브 영역 마스킹공정을 거쳐 필드영역내의 상기 질화막(4)을 에치하여 제거한다.

이어 제2c도와 같이 필드산화시 발생되는 실리콘기판(1)과 마스크용 질화막(4) 사이의 스트레스를 이완시키고 버즈비크의 길이를 감소시킬 수 있도록 액티브 영역 마스크인 상기 감광제(PR₁)를 다시 마스크로 필드영역내의 실리콘 기판(1)을 일정 두께 에치하여 트렌치를 형성한다.

그리고 제2d도와 같이 상기 감광제(PR₂)를 제거한 후 격리 특성의 향상과 수월한 필드산화를 위해 N-필드 영역 마스킹공정을 거쳐 N-필드 이온 주입을 실시한 다음 측벽스페이서 형성용 HTO(High Temperature Oxide)막(5)을 전체적으로 증착한다.

이어 제2e도와 같이 상기 산화막(5)을 에치-백(Etch-Back)하여 상기 필드영역인 트렌티 내에 측벽 스페이서(5a)를 형성한 다음 제2f도와 같이 트렌치내에 필드산화를 행하여 부분적으로 필드산화막(6)을 형성한다.

마지막을 제2g도와 같이 액티브영역의 상기 부분산화 마스크용 질화막(4)과 버퍼산화막(3)을 제거하므로써 공정이 완료된다.

이상과 같이 본 발명에 의하면 필드산화이전에 필드산화막 영역에 트렌치를 형성하고 이 트렌치에 측벽 산화막을 형성하므로써 고온에서 필드산화 부분필드산화 마스크용 질화막의 에지(Edge) 지점에서 야기되는 고 인트린식(Intrinsic) 질화막 스트레스를 감소시킴과 동시에 버즈비크의 길이를 감소시킬 수 있게 된다.

따라서, 셀 싸이즈 감소로 인한 장치의 고집적화를 꾀할 수 있으며 플래이너한 격리영역을 형성할 수 있게 된다.

Claims (1)

1. 기판위에 버퍼산화막과 부분산화 마스크용 질화막을 차례로 형성하는 단계, 포토/에치 공정을 실시하여 필드 영역과 액티브 영역을 한정하고 필드 영역내의 상기 산화막과 질화막을 제거하는 단계, 상기 필드 영역내의 기판을 에치하여 트렌치를 형성하는 단계, 상기 트렌치 내에 측벽 스페이서 산화막을 형성하는 단계, 트렌치내에 필드산화를 행하여 필드산화막을 형성하는 단계, 액티브 영역 내의 상기 마스크용 질화막과 버퍼산화막을 제거하는 단계가 차례로 포함됨을 특징으로 하는 반도체 장치의 플래이너 격리영역 형성방법.