JPH04137730A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04137730A JPH04137730A JP26017490A JP26017490A JPH04137730A JP H04137730 A JPH04137730 A JP H04137730A JP 26017490 A JP26017490 A JP 26017490A JP 26017490 A JP26017490 A JP 26017490A JP H04137730 A JPH04137730 A JP H04137730A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特に、素子
分離領域の微細化に伴う半導体装置の性能劣化を防ぐも
のである。
分離領域の微細化に伴う半導体装置の性能劣化を防ぐも
のである。
（従来の技術〕
素子同士を電気的に絶縁する素子分離領域には、通常、
選択酸化（ＬＯＧＯ５酸化）によって形成される厚い酸
化膜（ＬＯＧＯ３酸化膜）が利用される。
選択酸化（ＬＯＧＯ５酸化）によって形成される厚い酸
化膜（ＬＯＧＯ３酸化膜）が利用される。
そして、素子分離領域を構成するＬＯＧＯ３酸化膜を微
細化すれば、素子間の幾何学的分離長が縮小されて、半
導体集積回路の高集積化を図ることができる。
細化すれば、素子間の幾何学的分離長が縮小されて、半
導体集積回路の高集積化を図ることができる。
しかしながら、素子間の幾何学的分離長を縮小（例えば
、１μｍ程度に）した場合、バンチスルー耐圧を確保す
るためにチャネルストッパ用のイオンの単位面積当たり
の注入量を増加することになるが、従来は、ＬＯＧＯ３
酸化膜の下側にチャネルストッパを形成する、即ちＬＯ
ＧＯ３酸化を行う前に素子分離領域にチャネルストア１
＜用のイオン注入を行うので、ＬＯＣＯ３酸化膜形成の
際にチャネルストッパ用のイオンが素子領域の広い範囲
に拡散して、接合耐圧、狭チャネル効果、基板バイアス
効果等の制御に悪影響を与えてしまうという問題点があ
る。
、１μｍ程度に）した場合、バンチスルー耐圧を確保す
るためにチャネルストッパ用のイオンの単位面積当たり
の注入量を増加することになるが、従来は、ＬＯＧＯ３
酸化膜の下側にチャネルストッパを形成する、即ちＬＯ
ＧＯ３酸化を行う前に素子分離領域にチャネルストア１
＜用のイオン注入を行うので、ＬＯＣＯ３酸化膜形成の
際にチャネルストッパ用のイオンが素子領域の広い範囲
に拡散して、接合耐圧、狭チャネル効果、基板バイアス
効果等の制御に悪影響を与えてしまうという問題点があ
る。
また、ＬＯＧＯ３酸化膜を微細にするにはバーズビーク
を抑制しなければならないが、バーズビークを抑制する
と、ＬＯＣＯ３酸化膜厚が同程度ならば、より大きな応
力歪みが半導体基板に発生して素子領域端部のゲート酸
化膜質が劣化してしまうし、局所的な薄膜化も起こって
しまう。
を抑制しなければならないが、バーズビークを抑制する
と、ＬＯＣＯ３酸化膜厚が同程度ならば、より大きな応
力歪みが半導体基板に発生して素子領域端部のゲート酸
化膜質が劣化してしまうし、局所的な薄膜化も起こって
しまう。
この発明は、このような従来の技術が有する未解決の課
題に着目してなされたものであり、ＬＯＣＯ３酸化膜の
微細化に伴って生じる半導体装置の性能劣化を防止する
ことができる半導体装置の製造方法を提供することを目
的としている。
題に着目してなされたものであり、ＬＯＣＯ３酸化膜の
微細化に伴って生じる半導体装置の性能劣化を防止する
ことができる半導体装置の製造方法を提供することを目
的としている。
上記目的を達成するために、請求項（１）記載の半導体
装置の製造方法は、半導体基板上に選択酸化用マスクを
形成する工程と、前記選択酸化用マスクを利用して選択
酸化を行い前記半導体基板に素子分離用の厚い酸化膜を
形成する工程と、前記厚い酸化膜形成後に前記選択酸化
用マスクの端部を除去する工程と、前記選択酸化用マス
クの端部を除去した後にチャネルストッパ用のイオンを
注入する工程と、を具備した。
装置の製造方法は、半導体基板上に選択酸化用マスクを
形成する工程と、前記選択酸化用マスクを利用して選択
酸化を行い前記半導体基板に素子分離用の厚い酸化膜を
形成する工程と、前記厚い酸化膜形成後に前記選択酸化
用マスクの端部を除去する工程と、前記選択酸化用マス
クの端部を除去した後にチャネルストッパ用のイオンを
注入する工程と、を具備した。
また、請求項（２）記載の半導体装置の製造方法は、上
記請求項（１）記載の半導体装置の製造方法において、
チャネルストッパ用のイオンとしてホウ素イオンを用い
るとともに、そのホウ素イオンの注入前にフッ素イオン
を注入する。
記請求項（１）記載の半導体装置の製造方法において、
チャネルストッパ用のイオンとしてホウ素イオンを用い
るとともに、そのホウ素イオンの注入前にフッ素イオン
を注入する。
素子分離用の厚い酸化膜を形成した後に、選択酸化用マ
スクの端部が除去されると、厚い酸化膜の周囲の半導体
基板、即ち、素子領域の縁の部分が露出するから、この
状態でチャネルストッパ用のイオンを注入すると、チャ
ネルストッパは、厚い酸化膜の周囲にのみ形成されるこ
とになる。そして、その後に選択酸化を行う必要はない
から、チャネルストッパ用のイオンが素子領域内の広い
範囲に拡散することがない。
スクの端部が除去されると、厚い酸化膜の周囲の半導体
基板、即ち、素子領域の縁の部分が露出するから、この
状態でチャネルストッパ用のイオンを注入すると、チャ
ネルストッパは、厚い酸化膜の周囲にのみ形成されるこ
とになる。そして、その後に選択酸化を行う必要はない
から、チャネルストッパ用のイオンが素子領域内の広い
範囲に拡散することがない。
また、請求項（２）記載の発明のように、ホウ素イオン
の注入前にフッ素イオンを注入すると、チャネルストッ
パとしての効果はホウ素イオンによって得られ、フッ素
は、格子間シリコンを不動化するので、ホウ素イオンの
拡散が抑制される。さらに、フッ素は、シリコン酸化膜
の体積を膨張させる働きもあるので、素子領域端部の酸
化膜質の劣化や薄膜化が抑制される。
の注入前にフッ素イオンを注入すると、チャネルストッ
パとしての効果はホウ素イオンによって得られ、フッ素
は、格子間シリコンを不動化するので、ホウ素イオンの
拡散が抑制される。さらに、フッ素は、シリコン酸化膜
の体積を膨張させる働きもあるので、素子領域端部の酸
化膜質の劣化や薄膜化が抑制される。
以下、この発明の実施例を図面に基づいて説明する。
第１図（ａ）乃至（ｅ）は、本発明の第１実施例の半導
体装置の製造工程を示す断面図である。
体装置の製造工程を示す断面図である。
先ず、半導体基板としてのシリコン基ｉｆ上に、応力緩
和のための薄い酸化膜２を介して、選択酸化用マスクを
構成するポリシリコン膜３及びシリコン窒化膜４を積層
する（第１図（ａ）参照）。
和のための薄い酸化膜２を介して、選択酸化用マスクを
構成するポリシリコン膜３及びシリコン窒化膜４を積層
する（第１図（ａ）参照）。
次いで、エツチングを行って、素子分離領域上のポリシ
リコン膜３及びシリコン窒化膜４を除去する（第１図（
ｂ）参照）、なお、ポリシリコン膜３は、薄く残存する
ように除去する。
リコン膜３及びシリコン窒化膜４を除去する（第１図（
ｂ）参照）、なお、ポリシリコン膜３は、薄く残存する
ように除去する。
そして、シリコン窒化膜４をマスクとして、素子骨Ｍ
ｆｉＩ域の酸化膜２の下側にホウ素イオンＢ゛を注入す
る（第１図（ｂ）参照）。なお、このイオン注入は、フ
ィールドしきい値を制御するためのイオン注入であって
、極少量でよく、省略することも可能である。
ｆｉＩ域の酸化膜２の下側にホウ素イオンＢ゛を注入す
る（第１図（ｂ）参照）。なお、このイオン注入は、フ
ィールドしきい値を制御するためのイオン注入であって
、極少量でよく、省略することも可能である。
次いで、熱酸化を行えば、シリコン窒化膜４で覆われた
部分は、素子分離領域に比べて酸化速度が極めて遅いた
め、選択酸化（ＬＯＧＯ３酸化）となり、素子分離領域
に厚い酸化膜としてのＬＯＣＯ５酸化膜５が形成される
（第１図（Ｃ）参照）。
部分は、素子分離領域に比べて酸化速度が極めて遅いた
め、選択酸化（ＬＯＧＯ３酸化）となり、素子分離領域
に厚い酸化膜としてのＬＯＣＯ５酸化膜５が形成される
（第１図（Ｃ）参照）。
このＬＯＧＯ３酸化では、ポリシリコン膜３が酸化膜の
横方向への成長を抑制するため、バーズビークは極小さ
くて済むし、フィールドしきい値を制御するために注入
したホウ素イオンＢ゛は、極少量であるから、ＬＯＣＯ
３酸化の際にホウ素イオンＢ°が横方向に拡散しても、
素子領域にはほとんど影響が与えられない。
横方向への成長を抑制するため、バーズビークは極小さ
くて済むし、フィールドしきい値を制御するために注入
したホウ素イオンＢ゛は、極少量であるから、ＬＯＣＯ
３酸化の際にホウ素イオンＢ°が横方向に拡散しても、
素子領域にはほとんど影響が与えられない。
また、ＬＯＧＯ３酸化の際にポリシリコン膜３の端部も
酸化されるため、ＬＯＧＯ３酸化膜５の周縁部に酸化膜
６が形成されるから、シリコン窒化膜４及び酸化膜６を
ウェットエツチングにより除去すれば、ＬＯＧＯ３酸化
膜５酸化膜５リ囲ン基板１が露出する（第１図（ｄ）参
照）。
酸化されるため、ＬＯＧＯ３酸化膜５の周縁部に酸化膜
６が形成されるから、シリコン窒化膜４及び酸化膜６を
ウェットエツチングにより除去すれば、ＬＯＧＯ３酸化
膜５酸化膜５リ囲ン基板１が露出する（第１図（ｄ）参
照）。
次いで、ポリシリコン膜３及びＬＯＧＯ３酸化膜５をマ
スクとして、フッ素イオンＦ−及びホウ素イオンＢ°を
、この順序で注入する（第１図（ｄ）参照）。
スクとして、フッ素イオンＦ−及びホウ素イオンＢ°を
、この順序で注入する（第１図（ｄ）参照）。
すると、素子分離領域を構成するＬＯＣＯ３酸化膜５の
周囲に、チャネルストッパ７が形成されるが、フッ素イ
オンＦ−は、ホウ素イオンＢ゛の拡散を抑制する（格子
間シリコンを不動化する）働きがあるため、パンチスル
ー耐圧を確保するためにホウ素イオンＢ゛を大量に注入
しても、素子領域への拡散はほとんどなく、接合耐圧や
基板バイアス効果等に悪影響は与えられない。
周囲に、チャネルストッパ７が形成されるが、フッ素イ
オンＦ−は、ホウ素イオンＢ゛の拡散を抑制する（格子
間シリコンを不動化する）働きがあるため、パンチスル
ー耐圧を確保するためにホウ素イオンＢ゛を大量に注入
しても、素子領域への拡散はほとんどなく、接合耐圧や
基板バイアス効果等に悪影響は与えられない。
このため、素子分離長を縮小しても半導体装置の性能が
劣化するような不具合がないから、素子分離領域の微細
化による半導体集積回路の集積度向上が有効に達成され
る。
劣化するような不具合がないから、素子分離領域の微細
化による半導体集積回路の集積度向上が有効に達成され
る。
そして、ポリシリコン膜３を除去した後にゲート酸化膜
８を形成する（第１図（ｅ）参照）。この場合、ＬＯＣ
Ｏ３酸化膜５酸化膜５リ囲ン基板１にはフッ素イオンＦ
−が含まれているが、シリコン酸化膜中に取り込まれた
フッ素は、その酸化膜の体積を膨張させる働きがあるた
め、ＬＯＣＯ３酸化膜５酸化膜５リ囲みに起因していた
ゲート酸化膜８の膜質劣化や薄膜化が抑制される。さら
には、シリコン基板１と、ＬＯＧＯ３酸化膜端部のゲー
ト酸化膜８との間の界面準位を減少させる効果もある。
８を形成する（第１図（ｅ）参照）。この場合、ＬＯＣ
Ｏ３酸化膜５酸化膜５リ囲ン基板１にはフッ素イオンＦ
−が含まれているが、シリコン酸化膜中に取り込まれた
フッ素は、その酸化膜の体積を膨張させる働きがあるた
め、ＬＯＣＯ３酸化膜５酸化膜５リ囲みに起因していた
ゲート酸化膜８の膜質劣化や薄膜化が抑制される。さら
には、シリコン基板１と、ＬＯＧＯ３酸化膜端部のゲー
ト酸化膜８との間の界面準位を減少させる効果もある。
第２図（ａ）乃至（６）は、本発明の第２実施例の半導
体装置の製造工程を示す断面図である。
体装置の製造工程を示す断面図である。
先ず、シリコン基板１上に薄い酸化膜２を介してシリコ
ン窒化膜４を積層しく第２図（ａ）参照）た後、素子分
離領域のシリコン窒化膜４及び酸化膜２を除去してシリ
コン基板１を露出させる（第２図（ｂ）参照）。
ン窒化膜４を積層しく第２図（ａ）参照）た後、素子分
離領域のシリコン窒化膜４及び酸化膜２を除去してシリ
コン基板１を露出させる（第２図（ｂ）参照）。
次いで、表面全体を薄いシリコン窒化膜９及びポリシリ
コン膜１０で覆い（第２図（Ｃ）参照）、そしてポリシ
リコン膜ｌＯを部分的に除去して、素子分離領域の周囲
にサイドウオール１１を形成し、さらに、フィールドし
きい値を制御するために極少量のホウ素イオンＢ゛を素
子分離領域に注入する（第２図（ｄ）参照）。なお、ホ
ウ素イオンＢ゛の注入は、省略も可能である。
コン膜１０で覆い（第２図（Ｃ）参照）、そしてポリシ
リコン膜ｌＯを部分的に除去して、素子分離領域の周囲
にサイドウオール１１を形成し、さらに、フィールドし
きい値を制御するために極少量のホウ素イオンＢ゛を素
子分離領域に注入する（第２図（ｄ）参照）。なお、ホ
ウ素イオンＢ゛の注入は、省略も可能である。
そして、ＬＯＧＯ３酸化を行いＬｏＣＯ３酸化膜５を形
成しく第２図（ｅ）参照）、そのＬＯＧＯ３酸化の際に
酸化したサイドウオール１１をウェットエツチングによ
り除去した後に、シリコン窒化膜４及びＬＯＧＯ３酸化
膜５をマスクとして、薄いシリコン窒化膜９を通過する
程度の打ち込みエネルギで、ＬＯＧＯ３酸化膜５の周囲
に、フッ素イオンＦ−及びホウ素イオンＢ“を、この順
序で注入する（第２図げ）参照）。
成しく第２図（ｅ）参照）、そのＬＯＧＯ３酸化の際に
酸化したサイドウオール１１をウェットエツチングによ
り除去した後に、シリコン窒化膜４及びＬＯＧＯ３酸化
膜５をマスクとして、薄いシリコン窒化膜９を通過する
程度の打ち込みエネルギで、ＬＯＧＯ３酸化膜５の周囲
に、フッ素イオンＦ−及びホウ素イオンＢ“を、この順
序で注入する（第２図げ）参照）。
その後、シリコン窒化膜４及び９を除去し、ゲート酸化
膜８を形成する（第２図（６）参照）。
膜８を形成する（第２図（６）参照）。
この第２実施例にあっても、上記第１実施例と同様の作
用効果が得られるから、素子分離領域の微細化による半
導体集積回路の集積度向上が有効に達成されるとともに
、素子分離領域周辺のゲート酸化膜８の改善が図られる
。
用効果が得られるから、素子分離領域の微細化による半
導体集積回路の集積度向上が有効に達成されるとともに
、素子分離領域周辺のゲート酸化膜８の改善が図られる
。
〔発明の効果］
以上説明したように、請求項（１）記載の発明であれば
、厚い酸化膜を形成した後に、その周囲にチャネルスト
ッパ用のイオンを注入するため、素子領域へのイオン拡
散が抑制され、半導体装置の性能劣化が防止されるとい
う効果がある。
、厚い酸化膜を形成した後に、その周囲にチャネルスト
ッパ用のイオンを注入するため、素子領域へのイオン拡
散が抑制され、半導体装置の性能劣化が防止されるとい
う効果がある。
また、請求項（２）記載の発明であれば、チャネルスト
ッパ用のイオンの素子領域への拡散がさらに抑制される
とともに、厚い酸化膜周辺のゲート酸化膜の改善も図ら
れるという効果がある。
ッパ用のイオンの素子領域への拡散がさらに抑制される
とともに、厚い酸化膜周辺のゲート酸化膜の改善も図ら
れるという効果がある。
第１図（ａ）乃至（ｅ）は本発明の第１実施例の半導体
装置の製造工程を示す断面図、第２図（ａ）乃至（６）
は本発明の第２実施例の半導体装置の製造工程を示す断
面図である。 ■・・・シリコン基板、３．１０・・・ポリシリコン膜
、４．９・・・シリコン窒化膜、５・・・ＬＯＣＯ３酸
化膜、７・・・チャネルストッパ、８・・・ゲート酸化
膜第 図
装置の製造工程を示す断面図、第２図（ａ）乃至（６）
は本発明の第２実施例の半導体装置の製造工程を示す断
面図である。 ■・・・シリコン基板、３．１０・・・ポリシリコン膜
、４．９・・・シリコン窒化膜、５・・・ＬＯＣＯ３酸
化膜、７・・・チャネルストッパ、８・・・ゲート酸化
膜第 図
Claims (2)
- （１）半導体基板上に選択酸化用マスクを形成する工程
と、前記選択酸化用マスクを利用して選択酸化を行い前
記半導体基板に素子分離用の厚い酸化膜を形成する工程
と、前記厚い酸化膜形成後に前記選択酸化用マスクの端
部を除去する工程と、前記選択酸化用マスクの端部を除
去した後にチャネルストッパ用のイオンを注入する工程
と、を具備したことを特徴とする半導体装置の製造方法
。 - （２）チャネルストッパ用のイオンとしてホウ素イオン
を用いるとともに、そのホウ素イオンの注入前にフッ素
イオンを注入する請求項（１）記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26017490A JPH04137730A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26017490A JPH04137730A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137730A true JPH04137730A (ja) | 1992-05-12 |
Family
ID=17344349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26017490A Pending JPH04137730A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137730A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5503214A (en) * | 1994-04-04 | 1996-04-02 | Cmi International, Inc. | Mold and method for casting a disk brake rotor |
| JP2007012884A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 半導体基板の製造方法及び、半導体装置の製造方法 |
| JP2007103492A (ja) * | 2005-09-30 | 2007-04-19 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2008078600A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | 半導体素子の素子分離膜形成方法 |
-
1990
- 1990-09-28 JP JP26017490A patent/JPH04137730A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5503214A (en) * | 1994-04-04 | 1996-04-02 | Cmi International, Inc. | Mold and method for casting a disk brake rotor |
| JP2007012884A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 半導体基板の製造方法及び、半導体装置の製造方法 |
| JP2007103492A (ja) * | 2005-09-30 | 2007-04-19 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2008078600A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | 半導体素子の素子分離膜形成方法 |
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