KR100191270B1 - 바이폴라 반도체장치 및 그의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 138
- 229920005591 polysilicon Polymers 0.000 claims abstract description 138
- 125000006850 spacer group Chemical group 0.000 claims abstract description 87
- 239000012535 impurity Substances 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 150000002500 ions Chemical class 0.000 claims abstract description 27
- 238000005468 ion implantation Methods 0.000 claims abstract description 15
- 230000003647 oxidation Effects 0.000 claims abstract description 13
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 13
- 238000010438 heat treatment Methods 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 5
- 239000002585 base Substances 0.000 claims description 65
- 238000005229 chemical vapour deposition Methods 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 7
- 239000003513 alkali Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 10
- 230000006866 deterioration Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 바이폴라형 반도체장치의 제조방법에 관한 것으로서, 그 방법은 반도체 기판(30)상에, 제1산화막(32)과 폴리실리콘막(34)을 차례로 형성하는 공정과; 상기 폴리실리콘막(34)상에 소정 패턴의 제2산화막(36)을 형성하는 공정과; 상기 제2산화막(36)의 측벽에 제1측벽스페이서(38)를 형성하는 공정과; 상기 폴리실리콘막(34)상에 제3산화막(40)을 형성하는 공정과; 상기 제3산화막(40)을 통하여 상기 폴리실리콘막(34)내에 선택적으로 불순물이온을 주입하여 베이스전극을 형성하는 공정과; 상기 제1측벽스페이서(38)를 제거하고 상기 제3산화막(40)과 상기 제2산화막(36)을 마스크로 사용하여 노출된 상기 폴리실리콘막(34)을 선택적으로 제거하여 베이스콘택홀(42)을 형성하는 공정과; 상기 폴리실리콘막(34)의 표면상에 있는 상기 제3산화막(40)과 상기 제2산화막(36), 그리고 상기 홀(42)내에서 노출된 제1산화막(32)을 제거하는 공정과; 상기 콘택홀(42) 사이에 남아 있는 산화막(32)상에만 있는 상기 폴리실리콘막(34)을 제거하는 공정과; 상기 남아 있는 폴리실리콘막(34)의 측벽에 제2측벽스페이서(44)를 형성하는 공정과; 열산화에 의해서 소정 두께를 갖는 제4산화막(46)을 상기 폴리실리콘막(34)과 상기 제2측벽스페이서(44)상에 형성하고 상기 열산화와 동시에 상기 제2측벽스페이서(44)의 아래에 베이스콘택용 불순물영역(48)을 형성하는 공정과; 상기 제2측벽스페이서(44)에 대응하여 형성된 상기 제4산화막(46)의 측벽에 제3측벽스페이서(52)를 형성하는 공정과; 이온주입을 실행하여 진성베이스영역(50)을 형성하는 공정과; 상기 제3측벽스페이서(52)를 마스크로 사용하여 상기 제1산화막(32)을 선택적으로 제거하여 에미터콘택홀(54)을 형성하는 공정과; 폴리실리콘을 상기 에미터콘택홀(54)내에 충진하여 에미터전극(56)을 형성하는 공정; 열처리를 실행하여 상기 에미터전극용 폴리실리콘막(56)으로부터 이온확산에 의해서 에미터콘택용 불순물영역(58)을 형성하는 공정을 포함한다. 이 방법에 의해서, 베이스콘택을 형성하기 위한 불순물영역의 폭이, 베이스전극의 일부로서 사용되는 도핑된 폴리실리콘막으로 구성된, 측벽스페이서의 폭에 의해서 결정되기 때문에, 상기 불순물영역의 사이즈를 최소화할 수 있어 접합용량이 감소된다. 그 결과, 바이폴라 반도체소자의 고속특성이 개선될 수 있다.
Description
제1도는 종래의 제조방법에 의해 제조된 바이폴라 반도체장치의 구조를 보인 단면도.
제2도는 제1도의 반도체장치의 일부구조를 확대한 단면도.
제3a도 내지 제3j도는 본 발명의 실시예에 따라 바이폴라 반도체장치의 제조방법을 순차적으로 보인 제조공정도.
제4도는 본 발명의 제조방법에 따라 제조된 반도체장치의 구조를 보인 단면도.
* 도면의 주요부분에 대한 부호의 설명
30 : 반도체기판 31 : 필드산화막
32 : 산화막 46 : 열산화막
48 : 베이스콘택용 불순물영역 50 : 진성베이스용 불순물영역
52 : 측벽스페이서 56 : 에미터전극용 폴리실리콘막
58 : 에미터콘택용 불순물영역
본 발명은 반도체장치의 제조에 관한 것으로서, 구체적으로는 바이폴라형 반도체장치와 그의 제조방법에 관한 것이다.
반도체장치에 있어서, 특히 바이폴리 반도체장치에 있어서는 집적도 및 속도특성은 매우 중요한 요소로서 작용한다. 또한, 바이폴라 반도체장치의 사이즈를 작게 하면서 신뢰성을 향상시키기 위한 연구도 활발히 진행되어 왔다.
특히, 속도특성과 집적도 향상을 위하여 개발된 더블 폴리실리콘의 자기정합된 에미터-베이스구조를 갖는 반도체장치는 기생접합용량과 기생저항의 성분이 감소되는 효과를 가지고 있다. 그러나, 이러한 구조를 갖는 반도체장치의 제조에 있어서 미세패턴과 얇은 접합(shallow junction)을 형성하기 위해서는 측벽스페이서(side-wall spac er)의 형성기술이 필수적으로 따르게 된다. 측벽스페이서의 형성기술은 또한 RIE(reac tive ion etching)등의 건식식각법을 사용하게 되는데, 이때 상기의 건식식각법에 의해서 소자의 표면(즉, 반도체기판의 표면)이 손상되는 문제점이 야기된다.
종래의 제조방법에 의해서 제조된 바이폴라형 에미터-베이스구조를 갖는 반도체장치가 제1도에 도시되어 있다.
제1도에 도시된 바와 같이, 상기 종래의 반도체장치는, 콜렉터전극으로 사용되는 매몰층(11)을 갖는 반도체기판(10)상에 활성영역(an active region)과 필드영역(a field region)이 정의되어 있고, 이어 베이스전극용 폴리실리콘막((14)을 그 위에 형성한 다음 LOCOS(local oxidation of silicon)법에 의해 상기 필드영역을 산화시켜서 필드산화막(13)이 형성되며, 사진/식각으로 에미터영역을 형성한 다음 이온주입에 의해 베이스콘택영역(17)을 형성하고, 그리고 산화막스페이서(16)로 상기 베이스전극용 폴리실리콘막(14)과 후에 형성될 에미터전극용 폴리실리콘막(15) 사이를 전기적으로 절연되게 한 다음 열처리에 의해서 베이스콘택영역(17)을 형성하는 공정들에 의해서 제조된다.
그러나, 상술한 종래의 방법에 있어서는, 상기 베이스콘택영역(17)을 형성하기 위해, 그 영역위에 형성되어 있었던 베이스전극용 폴리실리콘막을 선택적으로 식각할 때, 반도체기판의 표면(즉, 활성영역의 기판표면)이 손상되는 문제점을 피할 수 없게 된다. 이러한 기판표면의 손상이 소자특성의 열화를 초래한다는 것은 이미 이 기술분야에서는 자명한 것이다.
또한, 상술한 종래의 방법에 있어서는, 에미터와 베이스전극을 분리하기 위한 산화막스페이서가 RIE법 등의 건식식각에 의해서 형성되기 때문에, 상기 기판표면의 손상은 더욱 심각해진다.
제2도는 제1도의 반도체장치의 일부구조를 확대한 단면도이다. 제2도에 도시된 바와 같이, 베이스전극용 폴리실리콘막(14)과 베이스콘택영역(17)이 직접 접촉하는 외부베이스콘택의 폭(WC)은 사진/식각에 의해서 조절되고 그리고 필드산화막(13)의 버드즈 빅(Bird's Beak)에 의존되기 때문에, 그 폭(WC)을 정밀하게 조절하기가 어렵다.
따라서, 본 발명은 상술한 문제점들을 해소하기 위하여 제안된 것으로서, 베이스콘택을 형성하기 위한 불순물영역의 폭이, 베이스전극의 일부로서 사용되는 도핑된 폴리실리콘막으로 구성된 측벽스페이서의 폭에 의해서 결정되게 하여서 상기 불순물영역의 사이즈를 최소화시켜서 접합용량의 감소에 따른 소자의 고속동작의 특성이 향상될 수 있는 바이폴라형 반도체장치의 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 에미터전극과 베이스전극을 자기정합적으로 형성하여 저가의 장치를 이용하여 제조될 수 있는 바이폴라형 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 또다른 목적은 에미터와 베이스영역상에 형성되어 있는 산화막에 의해서 베이스콘택홀의 형성시에 실행되는 비등방성 건식식각에 기인하여 발생되는 소장형성영역의 기판표면이 손상되지 않도록 하여 소자형성영역의 기판표면 손상을 방지할 수 있는 바이폴라형 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 에미터콘택용 불순물영역을 형성하는 공정에서 이 불순물영역상에 있는 산화막을 제거할 때 습식식각을 이용할 수 있어서 기판표면이 손상되지 않도록 하여 소자특성의 열화를 방지할 수 있는 바이폴라형 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 또다른 목적은 에미터와 베이스영역상에 형성되어 있는 산화막에 의해서 베이스콘택홀의 형성시에 소장형성영역의 기판표면 손상을 방지할 수 있는 바이폴라형 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 에미터콘택용 불순물영역을 형성하는 공정에서 이 불순물영역상에 있는 산화막을 제거할 때 질화막스페이서를 이용한 습식식각을 이용할 수 있어서 기판표면이 손상되지 않고 그리고 이에 의해 소자특성의 열화를 방지할 수 있는 바이폴라형 반도체장치의 제조방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명이 일특징에 의하면, 바이폴라형 반도체장치의 제조방법은, 반도체 기판상에, 제1산화막과 폴리실리콘막을 차례로 형성하는 공정과; 상기 폴리실리콘막상에 소정 패턴의 제2산화막을 형성하는 공정과; 상기 제2산화막의 측벽에 제1측벽스페이서를 형성하는 공정과; 상기 폴리실리콘막상에 제3산화막을 형성하는 공정과; 상기 제3산화막을 통하여 상기 폴리실리콘막내에 선택적으로 불순물이온을 주입하여 도핑된 폴리실리콘막과 도핑되지 않은 폴리실리콘막을 형성하는 공정과; 상기 제1측벽스페이서를 제거하고 상기 제3산화막과 상기 제2산화막을 마스크로 사용하여 노출된 상기 폴리실리콘막을 선택적으로 제거하여 홈을 형성하는 공정과; 상기 폴리실리콘막의 표면상에 있는 상기 제3산화막과 상기 제2산화막, 그리고 상기 홈내에서 노출된 제1산화막을 제거하는 공정과; 상기 홈 사이에 남아 있는 산화막상에 있는 상기 도핑되지 않은 폴리실리콘막을 제거하는 공정과; 상기 남아 있는 폴리실리콘막의 측벽에 제2측벽스페이서를 형성하는 공정과; 열산화에 의해서 소정 두께를 갖는 제4산화막을 상기 도핑된 폴리실리콘막과 상기 제2측벽스페이서상에 형성하고 상기 열산화와 동시에 상기 제2측벽스페이서의 아래에 베이스콘택용 불순물영역을 형성하는 공정과; 상기 제2측벽스페이서에 대응하여 형성된 상기 제4산화막의 측벽에 제3측벽스페이서를 형성하는 공정과; 이온주입을 실행하여 진성베이스영역을 형성하는 공정과; 상기 제3측벽스페이서를 마스크로 사용하여 상기 제1산화막을 선택적으로 제거하여 에미터콘택홀을 형성하는 공정과; 폴리실리콘을 상기 에미터콘택홀내에 충진하여 에미터전극을 형성하는 공정; 열처리를 실행하여 상기 에미터전극용 폴리실리콘막으로부터 이온확산에 의해서 에미터콘택용 불순물영역을 형성하는 공정을 포함한다.
이 방법에 있어서 상기 도핑되지 않은 폴리실리콘막의 제거공정은 알칼리계용액으로 제거하는 공정을 포함한다.
이 방법에 있어서, 상기 제2산화막은 상기 폴리실리콘막상에 CVD(chemical vapor deposition)법에 의해서 증착된 산화막이다.
이 방법에 있어서, 상기 제1측벽스페이서의 형성공정은 상기 제2산화막을 포함하면서 상기 폴리실리콘막상에 절연막을 형성하는 공정과 비등방성 식각에 의해서 상기 제2산화막의 측벽에만 상기 절연막이 남도록 하는 공정을 포함한다.
이 방법에 있어서, 상기 제1측벽스페이서는 질화막으로 형성되어 있다.
이 방법에 있어서, 상기 제3산화막의 형성공정은 열산화(thermal oxidation)에 의해서 형성된 열산화막이다.
이 방법에 있어서, 상기 베이스전극을 형성하는 이온주입공정은 상기 제2산화막을 통하여 불순물이온이 상기 폴리실리콘막내에 주입되지 않도록 설정된 이온주입조건하에서 실행된다.
이 방법에 있어서, 상기 홈을 형성하기 위하여 상기 폴리실리콘막을 선택적으로 제거하는 공정은 비등방성 식각에 의해서 실행된다.
이 방법에 있어서, 상기 제2측벽스페이서는 베이스전극의 일부로 사용되는 폴리실리콘막이다.
이 방법에 있어서, 상기 제2측벽스페이서는 제1도전형의 폴리실리콘막이다.
이 방법에 있어서, 상기 상기 폴리실리콘막과 상기 제2측벽스페이서가 베이스전극을 형성한다.
이 방법에 있어서, 상기 베이스콘택용 불순물영역은 상기 제1도전형과는 상이한 제2도전형의 불순물이온이 주입된 것이다.
이 방법에 있어서, 상기 제3측벽스페이서는 질화막이다.
이 방법에 있어서, 상기 진성베이스용 불순물영역은 상기 제2도전형의 불순물이온이 주입된 것이다.
이 방법에 있어서, 상기 제1산화막을 선택적으로 제거하는 공정은 상기 제3측벽스페이서를 이용하여 습식식각에 의해 실행된다.
이 방법에 있어서, 상기 에미터전극의 형성공정은 폴리실리콘막의 형성단계와 이 폴리실리콘막이 도전성을 갖도록 하기 위한 불순물주입단계를 포함한다.
이 방법에 있어서, 상기 알칼리계 용액은 KOH용액이다.
본 발명의 다른 특징에 의한 바이폴라형 반도체장치의 제조방법은,
반도체 기판상에, 제1산화막과 폴리실리콘막을 차례로 형성하는 공정과; 상기 폴리실리콘막상에 소정 패턴의 제2산화막을 형성하는 공정과; 상기 제2산화막의 측벽에 제1측벽스페이서를 형성하는 공정과; 상기 폴리실리콘막상에 제3산화막을 형성하는 공정과; 상기 제3산화막을 통하여 상기 폴리실리콘막내에 선택적으로 불순물이온을 주입하여 도핑된 폴리실리콘막과 도핑되지 않은 폴리실리콘막을 형성하는 공정과; 상기 제1측벽스페이서를 제거하고 상기 제3산화막과 상기 제2산화막을 마스크로 사용하여 노출된 상기 폴리실리콘막을 선택적으로 제거하여 홈을 형성하는 공정과; 상기 폴리실리콘막의 표면상에 있는 상기 제3산화막과 상기 제2산화막, 그리고 상기 홈내에서 노출된 제1산화막을 제거하는 공정과; 상기 홈 사이에 남아 있는 산화막상에 있는 상기 도핑되지 않은 폴리실리콘막을 제거하는 공정과; 상기 남아 있는 폴리실리콘막의 측벽에 제2측벽스페이서를 형성하는 공정과; 소정 두께를 갖는 제4산화막을 상기 도핑된 폴리실리콘막과 상기 제2측벽스페이서상에 형성하는 공정과; 열처리에 의해서 상기 제2측벽스페이서의 아래에 베이스콘택용 불순물영역을 형성하는 공정과; 상기 제2측벽스페이서에 대응하여 형성된 상기 제4산화막의 측벽에 제3측벽스페이서를 형성하는 공정과; 이온주입을 실행하여 진성베이스영역을 형성하는 공정과; 상기 제3측벽스페이서를 마스크로 사용하여 상기 제1산화막을 선택적으로 제거하여 에미터콘택홀을 형성하는 공정과; 폴리실리콘을 상기 에미터콘택홀내에 충진하여 에미터전극을 형성하는 공정; 열처리를 실행하여 상기 에미터전극용 폴리실리콘막으로부터 이온확산에 의해서 에미터콘택용 불순물영역을 형성하는 공정을 포함한다.
본 발명에 따른 제조방법에 의하면, 베이스콘택을 형성하기 위한 불순물영역의 폭이, 베이스전극의 일부로서 사용되는 도핑된 폴리실리콘막으로 구성된, 측벽스페이서의 폭에 의해서 결정되기 때문에, 상기 불순물영역의 사이즈를 최소화할 수 있어 접합용량이 감소된다. 그 결과, 바이폴라 반도체소자의 고속특성이 개선될 수 있다.
본 발명의 또다른 특징에 의한 바이폴라형 반도체장치는 반도체기판상에 형성된 필드산화막에 의해서 정의된 활성영역에 제1도전형의 베이스콘택영역과 이 베이스콘택영역상에 형성된 제2도전형의 에미터콘택영역이 형성되어 있다.
이 바이폴라형 반도체장치는, 상기 활성영역의 반도체기판상에 형성되어 있고 그리고 상기 필드산화막과 연장되어 있는 소정패턴의 산화막과; 상기 산화막을 통하여 상기 에미터콘택영역상에 형성된 에미터전극용 폴리실리콘막과; 상기 필드산화막과 상기 제1산화막상에 형성되어 있는 베이스전극용 폴리실리콘막과; 상기 산화막을 통하여 상기 베이스콘택영역상에 형성되어 있고 그리고 상기 베이스전극용 폴리실리콘막의 측벽에 형성된 측벽스페이서와; 상기 베이스전극과 상기 에미터전극을 전기적으로 절연시키는 절연막을 포함한다.
이 장치에 있어서, 상기 측벽 스페이서는 도전성을 갖는 폴리실리콘막이다.
이 장치에 있어서, 상기 절연막은 산화막으로 형성되어 있고, 또는 상기 절연막은 열산화막과 이 열산화막의 측벽에 형성된 측벽질화막으로 형성되어 있다.
이하, 본 발명의 실시예를 첨부도면 제3도와 제4도에 의거하여 상세히 설명한다.
제3a도와 제3b도를 참고하면, 실리콘기판인 반도체기판(30)상에, 산화막(32)과 폴리실리콘막(34)을 차례로 형성하고, 이 폴리실리콘막(34)상에 소정패턴의 CVD( chemical vapor deposition) 산화막(36)을 형성한다. 이 소정패턴의 CVD산화막(36)은, 상기 폴리실리콘막(34)상에 CVD법에 의해서 증착된 산화막(이하, CVD산화막이라 칭함)을 사진/식각방법으로 패터닝하는 것에 의해 형성되는 것이다.
이어, 제3c도에 도시된 바와 같이, 질화막을 상기 CVD산화막(36)을 포함하면서 상기 폴리실리콘막(34)상에 형성한 다음, 비등방성식각(anisotropic etching)에 의해서 상기 CVD산화막(36)의 측벽에 질화막으로 이루어진 측벽스페이서(38)를 형성한다. 이러한 측벽스페이서(38)의 형성후, 계속해서 열산화(thermal oxidation)에 의해서 상기 폴리실리콘막(34)상에 열산화막(40)을 성장하고, 그리고 소정의 이온주입조건하에서 이온주입을 실행하여서 불순물이온이 상기 열산화막(40)을 통해서만 상기 폴리실리콘막(34)내에 주입된다. 즉, 상기 불순물이온은 베이스전극이 형성될 부분에만 주입되는 것이다. 이 이온주입공정에서, 상기 이온주입조건은 상기 CVD산화막(36)을 통하여 불순물이온이 주입되지 않도록 설정되어야 한다.
제3d도에 있어서, 상기 측벽스페이서(38)를 선택적 식각에 의해 제거한 다음, 상기 열산화막(40)과 상기 CVD산화막(36)을 마스크로 사용하여 비등방성 식각법으로 노출된 상기 폴리실리콘막(34)을 선택적으로 제거한다. 그 결과, 상기 측벽스페이서(38)가 제거된 부분의 아래에 있는 폴리실리콘막이 선택적으로 제거되어 홈(slot : 42)이 형성된다.
계속해서, 상기 폴리실리콘막(34)의 표면상에 있는 상기 열산화막(40)과 상기 CVD산화막(36), 그리고 상기 홈(2)내에 있는 산화막(32)을 제거하면, 제3e도에 도시된 바와 같이, 불순물이온으로 도핑된 폴리실리콘막(34b)과 불순물이온으로 도핑되지 않은 폴리실리콘막(34a)이 상기 홈(42)에 의해서 분리된다.
상기 산화막들의 제거후, 제3f도와 제3g도에 도시된 바와 같이, 상기 홈(42)사이에 남아 있는 산화막(32)상에만 있는 상기 도핑되지 않는 폴리실리콘막(34a)를 제거한 다음, 폴리실리콘막을 상기 홈(42)내에 충진하면서 상기 폴리실리콘막(34b)상에 형성한다. 이어, 이 폴리실리콘막(34b)내에 불순물을 도핑한 다음, 비등방성 건식식각을 실행하여 상기 도핑된 폴리실리콘막(34b)의 측벽에 도핑된 폴리실리콘막으로 이루어진 측벽스페이서(44)를 형성한다.
이 실시예에서 상기 측벽스페이서(44)의 형성공정은, 폴리실리콘막의 형성단계와 이 폴리실리콘막이 도전성을 갖도록 하기 위한 불순물이온을 주입하는 단계로 이루어져 있다.
그러나, 상기 측벽스페이서(44)는 하나의 공정에 의해 형성될 수 있다. 즉, 폴리실리콘막의 형성과 동시에 이 폴리실리콘막내에 불순물이온이 주입되게 하여 상기 측벽스페이서(44)를 형성할 수 있다.
상기 측벽스페이서(44)는 상기 폴리실리콘막(34b)과 함께 베이스전극을 형성한다. 그리고 상기 측벽스페이서(44)의 형성공정에서, 상기 폴리실리콘막(34b) 사이에 있는 산화막을 제거하지 않고 그 산화막의 양단을 중첩하면서 측벽스페이서(44)가 형성되게 하는 것은 상기 비등방성 건식식각에 의해서 소자형성영역의 기판표면이 손상되지 않도록 하기 위한 것이다. 즉, 상기 폴리실리콘막(34b) 사이의 산화막에 의해서 베이스전극을 형성하기 위한 건식식각에 기인하여 발생되는 소자형성영역의 기판표면 손상을 방지할 수 있는 것이다.
이와 같이, 상기 측벽스페이서(44)는 베이스전극의 일부로서 사용되고 또한 상기 반도체기판(30)의 베이스콘택상에 직접 형성되어 있기 때문에, 상기 측벽스페이서(44)를 구성하는 도핑된 폴리실리콘막의 불순물이온이 그 아래에 있는 상기 반도체기판(30)으로 확산되어, 베이스콘택을 위한 불순물영역을 형성시킬 수 있다.
이 실시예에서는, 상기 베이스콘택의 형성을 위한 불순물영역(48)의 폭이 상기 측벽스페이서(44)의 폭에 의해서 결정되기 때문에, 상기 불순물영역(48)의 사이즈를 최소화할 수 있어 접합용량(contact capacitance)이 감소된다. 그 결과, 바이폴라형 반도체소자의 고속특성이 개선될 수 있다.
구체적으로, 제3h도를 참고하면, 상기 측벽스페이서(44)의 형성후, 열산화법에 의해서 소정 두께를 갖는 산화막(36)을 상기 폴리실리콘막(44,34b)상에 형성하여 후속하는 에미터전극과 절연되게 한다. 이와 동시에, 상기 산화막(46)이 열산화법에 의해서 형성되기 때문에, 이 열산화공정의 실행중에 상기 측벽스페이서(44)인 도핑된 폴리실리콘막으로부터 불순물이온이 아래로 확산되어 베이스콘택, 구체적으로 베이스콘택을 위한 불순물영역(48)이 형성된다. 이어서, 전체의 표면에 질화막을 형성하고 그리고 비등방성 건식식각에 의해 상기 질화막을 제거하면, 상기 산화막(46)의 측벽에 질화막으로 된 측벽스페이서(52)가 형성된다. 이어서, 이온주입공정을 실행하면, 불순물이온이 상기 산화막(46)과 상기 측벽스페이서(52)에 의해서 정의된 영역의 산화막(32)을 통하여 상기 반도체기판(30)내에 주입되어, 베이스콘택(또는 진성베이스 : Intinsic Ba se)의 불순물영역(50)이 형성된다. 이때, 베이스콘택을 위한 상기 진성베이스영역(50)의 도전형은 베이스콘택을 위한 불순물영역(48)의 도전형과 동일하다.
제3i도에 도시된 바와 같이, 습식식각으로 상기 측벽스페이서(52)에 의해 정의된 영역의 산화막(32)을 선택적으로 제거하면, 에미터콘택홀(54)이 형성된다. 이 실시예에서는, 에미터콘택을 형성하기 위해 이에 대응하는 산화막을 제거하는 방법으로서 건식식각법이 사용되지 않고 습식식각법이 사용되기 때문에, 건식식각에 기인하여 발생되는 반도체기판(30) 표면의 손상을 방지할 수 있게 된다.
마지막으로, 제3j도에 도시된 바와 같이, 전체의 표면상에 에미터전극용 폴리실리콘막을 형성한 다음, 불순물을 상기 폴리실리콘막으로 주입하고 그리고 사진/식각에 의해서 소정패턴의 폴리실리콘막인 에미터전극(56)을 형성한다. 이어, 열처리를 실행하여 상기 에미터전극(56)을 구성하는 불순물이 도핑된 폴리실리콘막으로부터 상기 반도체기판(30)내로 불순물이 확산된다. 그 결과, 에미터콘택을 위한 불순물영역(58)이 상기 에미터전극(56)의 저부에 형성된다.
이 실시예에서 상기 에미터전극(56)의 형성공정은, 상기 폴리실리콘막의 형성단계와 이 폴리실리콘막이 도전성을 갖도록 하기 위한 불순물주입단계로 이루어져 있다.
그러나, 상기 에미터전극(56)은 하나의 공정에 의해 형성될 수 있다. 즉, 폴리실리콘막의 형성과 동시에 이 폴리실리콘막내에 불순물이온이 주입되게 하여 상기 에미터전극(56)을 형성할 수 있다.
이상의 설명에 의하면, 본 발명에 따른 바이폴라형 반도체장치의 제조방법은, 다음의 효과를 갖는다.
첫째, 에미터전극과 베이스전극이 마스크를 사용하여 형성되는 것이 아니라 자기정합적으로 형성되기 때문에 마스크의 정렬시 위치정렬여유도 취할 필요가 없다. 그러므로서, 정밀도가 높은 에미터 및 베이스전극의 패턴을 형성할 때 고가의 장비인 고정밀도의 장치를 필요로 하지 않는다.
둘째, 베이스콘택을 형성하기 위한 불순물영역의 폭이, 베이스전극의 일부로서 사용되는 도핑된 폴리실리콘막으로 구성된, 측벽스페이서의 폭에 의해서 결정되기 때문에, 상기 불순물영역의 사이즈를 최소화할 수 있어 접합용량이 감소된다. 그 결과, 바이폴라형 반도체소자의 고속특성이 개선될 수 있다.
셋째, 상기 측벽스페이서에 의해서 정의되는 영역에 있는 산화막이 에미터와 베이스영역상에 있기 때문에, 상기 베이스콘택홀의 형성시에 실해되는 비등방성 건식식각에 기인하여 발생되는 소자형성영역의 기판표면이 손상되지 않게 된다. 즉, 상기 측벽스페이서의 폴리실리콘막 사이에 남아 있는 상기 산화막에 의해서 베이스전극을 형성하기 위한 건식식각에 기인하여 발생되는 소자형성영역의 기판표면 손상을 방지할 수 있는 것이다.
넷째, 에미터콘택용 불순물영역을 형성하는 공정에서 이 불순물영역상에 있는 산화막을 제거할 때 습식식각을 이용할 수 있기 때문에, 종래의 기술에서 사용했던 건식식각의 실행에 따라 발생될 수 있었던 기판표면의 손상에 기인한 소자특성의 열화를 방지할 수 있다.
Claims (22)
- 바이폴라형 반도체장치의 제조방법에 있어서, 반도체 기판(30)상에, 제1산화막(32)과 폴리실리콘막(34)을 차례로 형성하는 공정과; 상기 폴리실리콘막(34)상에 소정 패턴의 제2산화막(36)을 형성하는 공정과; 상기 제2산화막(36)의 측벽에 제1측벽스페이서(38)를 형성하는 공정과; 상기 폴리실리콘막(34)상에 제3산화막(40)을 형성하는 공정과; 상기 제3산화막(40)을 통하여 상기 폴리실리콘막(34)내에 선택적으로 불순물이온을 주입하여 도핑된 폴리실리콘막(34b)과 도핑되지 않은 폴리실리콘막(34a)를 형성하는 공정과; 상기 제1측벽스페이서(38)를 제거하고 상기 제3산화막(40)과 상기 제2산화막(36)을 마스크로 사용하여 노출된 상기 폴리실리콘막(34)을 선택적으로 제거하여 홈(42)을 형성하는 공정과; 상기 폴리실리콘막(34)의 표면상에 있는 상기 제3산화막(40)과 상기 제2산화막(36), 그리고 상기 홈(42)내에서 노출된 제1산화막(32)을 제거하는 공정과; 상기 홈(42) 사이에 남아 있는 산화막(32)상에 있는 상기 도핑되지 않은 폴리실리콘막(34a)을 제거하는 공정과; 상기 남아 있는 폴리실리콘막(34b)의 측벽에 제2측벽스페이서(44)를 형성하는 공정과; 열산화에 의해서 소정 두께를 갖는 제4산화막(46)을 상기 도핑된 폴리실리콘막(34b)과 상기 제2측벽스페이서(44)상에 형성하고 상기 열산화와 동시에 상기 제2측벽스페이서(44)의 아래에 베이스콘택용 불순물영역(48)을 형성하는 공정과; 상기 제2측벽스페이서(44)에 대응하여 형성된 상기 제4산화막(46)의 측벽에 제3측벽스페이서(52)를 형성하는 공정과; 이온주입을 실행하여 진성베이스영역(50)을 형성하는 공정과; 상기 제3측벽스페이서(52)를 마스크로 사용하여 상기 제1산화막(32)을 선택적으로 제거하여 에미터콘택홀(54)을 형성하는 공정과; 폴리실리콘을 상기 에미터콘택홀(54)내에 충진하여 에미터전극(56)을 형성하는 공정; 열처리를 실행하여 상기 에미터전극용 폴리실리콘막(56)으로부터 이온확산에 의해서 에미터콘택용 불순물영역(58)을 형성하는 공정을 포함하는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 도핑되지 않은 폴리실리콘막(34a)의 제거공정은 알칼리계용액으로 제거하는 공정을 포함하는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제2산화막(36)은 상기 폴리실리콘막(34)상에 CVD(ch emical vapor deposition)법에 의해서 증착된 산화막인 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1측벽스페이서(38)의 형성공정은 상기 제2산화막(36)을 포함하면서 상기 폴리실리콘막(34)상에 절연막을 형성하는 공정과 비등방성 식각에 의해서 상기 제2산화막(36)의 측벽에만 상기 절연막이 남도록 하는 공정을 포함하는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제4항에 있어서, 상기 제1측벽스페이서(38)은 질화막으로 형성되어 있는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제3산화막의 형성공정은 열산화(thermal oxidation)에 의해서 형성된 열산화막인 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 베이스전극을 형성하는 이온주입공정은 상기 제2산화막(36)을 통하여 불순물이온이 상기 폴리실리콘막(34)내에 주입되지 않도록 설정된 이온주입조건하에서 실행되는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 홈을 형성하기 위하여 상기 폴리실리콘막(34)을 선택적으로 제거하는 공정은 비등방성 식각에 의해서 실행되는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제2측벽스페이서(44)는 베이스전극의 일부로 사용되는 폴리실리콘막인 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항 또는 제9항에 있어서, 상기 제2측벽스페이서(44)는 제1도전형의 폴리실리콘막인 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 폴리실리콘막(34)과 상기 제2측벽스페이서(44)가 베이스전극을 형성하는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 베이스콘택용 불순물영역(48)은 상기 제1도전형과는 상이한 제2도전형의 불순물이온이 주입된 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 진성베이스용 불순물영역(50)은 상기 제2도전형의 불순물이온이 주입된 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제3측벽스페이서(52)는 질화막인 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1산화막(32)을 선택적으로 제거하는 공정은 습식식각에 의해 실행되는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 에미터전극(56)의 형성공정은 폴리실리콘막의 형성단계와 이 폴리실리콘막이 도전성을 갖도록 하기 위한 불순물주입단계를 포함하는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 제2항에 있어서, 상기 알칼리계 용액은 KOH용액인 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 바이폴라형 반도체장치의 제조방법에 있어서, 반도체 기판(30)상에, 제1산화막(32)과 폴리실리콘막(34)을 차례로 형성하는 공정과; 상기 폴리실리콘막(34)상에 소정 패턴의 제2산화막(36)을 형성하는 공정과; 상기 제2산화막(36)의 측벽에 제1측벽스페이서(38)를 형성하는 공정과; 상기 폴리실리콘막(34)상에 제3산화막(40)을 형성하는 공정과; 상기 제3산화막(40)을 통하여 상기 폴리실리콘막(34)내에 선택적으로 불순물이온을 주입하여 도핑된 폴리실리콘막(34b)과 도핑되지 않은 폴리실리콘막(34a)를 형성하는 공정과; 상기 제1측벽스페이서(38)를 제거하고 상기 제3산화막(40)과 상기 제2산화막(36)을 마스크로 사용하여 노출된 상기 폴리실리콘막(34)을 선택적으로 제거하여 홈(42)을 형성하는 공정과; 상기 폴리실리콘막(34)의 표면상에 있는 상기 제3산화막(40)과 상기 제2산화막(36), 그리고 상기 홈(42)내에서 노출된 제1산화막(32)을 제거하는 공정과; 상기 홈(42) 사이에 남아 있는 산화막(32)상에 있는 상기 도핑되지 않은 폴리실리콘막(34a)을 제거하는 공정과; 상기 남아 있는 폴리실리콘막(34b)의 측벽에 제2측벽스페이서(44)를 형성하는 공정과; 소정 두께를 갖는 제4산화막(46)을 상기 도핑된 폴리실리콘막(34a)과 상기 제2측벽스페이서(44)상에 형성하는 공정과; 열처리에 의해서 상기 제2측벽스페이서(44)의 아래에 베이스콘택용 불순물영역(48)을 형성하는 공정과; 이온주입을 실행하여 진성베이스영역(50)을 형성하는 공정과; 상기 제2측벽스페이서(44)에 대응하여 형성된 상기 제4산화막(46)의 측벽에 제3측벽스페이서(52)를 형성하는 공정과; 상기 제3측벽스페이서(52)를 마스크로 사용하여 상기 제1산화막(32)을 선택적으로 제거하여 에미터콘택홀(54)을 형성하는 공정과; 폴리실리콘을 상기 에미터콘택홀(54)내에 충진하여 에미터전극(56)을 형성하는 공정; 열처리를 실행하여 상기 에미터전극용 폴리실리콘막(56)으로부터 이온확산에 의해서 에미터콘택용 불순물영역(58)을 형성하는 공정을 포함하는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
- 반도체기판(30)상에 형성된 필드산화막(31)에 의해서 정의된 활성영역에 제1도전형의 베이스콘택영역(48)과 이 베이스콘택영역상에 형성된 제2도전형의 에미터콘택영역(58)이 형성되어 있는 바이폴라형 반도체장치에 있어서, 상기 활성영역의 반도체기판(30)상에 형성되어 있고 그리고 상기 필드산화막(31)과 연장되어 있는 소정패턴의 산화막(32)과; 상기 산화막(32)을 통하여 상기 에미터콘택영역(58)상에 형성된 에미터전극용 폴리실리콘막(56)과; 상기 필드산화막(31)과 상기 제1산화막(32)상에 형성되어 있는 베이스전극용 폴리실리콘막(44)과; 상기 산화막(32)을 통하여 상기 베이스콘택영역(48)상에 형성되어 있고 그리고 상기 베이스전극용 폴리실리콘막(44)의 측벽에 형성된 측벽스페이서(44)와; 상기 베이스전극과 상기 에미터전극을 전기적으로 절연시키는 절연막을 포함하는 것을 특징으로 하는 바이폴라형 반도체장치.
- 제19항에 있어서, 상기 측벽스페이서(44)는 도전성을 갖는 폴리실리콘막인 것을 특징으로 하는 바이폴라형 반도체장치.
- 제19항에 있어서, 상기 절연막은 산화막으로 형성된 것을 특징으로 하는 바이폴라형 반도체장치.
- 제19항에 있어서, 상기 절연막은 열산화막(46)과 이 열산화막(36)의 측벽에 형성된 측벽질화막(52)으로 형성된 것을 특징으로 하는 바이폴라형 반도체장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950032835A KR100191270B1 (ko) | 1995-09-29 | 1995-09-29 | 바이폴라 반도체장치 및 그의 제조방법 |
| JP8010314A JPH0997799A (ja) | 1995-09-29 | 1996-01-24 | バイポーラ半導体装置及びその製造方法 |
| DE19634178A DE19634178C2 (de) | 1995-09-29 | 1996-08-23 | Verfahren zur Herstellung eines bipolaren Halbleiterbauteils |
| US08/712,289 US5721147A (en) | 1995-09-29 | 1996-09-11 | Methods of forming bipolar junction transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950032835A KR100191270B1 (ko) | 1995-09-29 | 1995-09-29 | 바이폴라 반도체장치 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970018249A KR970018249A (ko) | 1997-04-30 |
| KR100191270B1 true KR100191270B1 (ko) | 1999-06-15 |
Family
ID=19428483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950032835A KR100191270B1 (ko) | 1995-09-29 | 1995-09-29 | 바이폴라 반도체장치 및 그의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5721147A (ko) |
| JP (1) | JPH0997799A (ko) |
| KR (1) | KR100191270B1 (ko) |
| DE (1) | DE19634178C2 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100248504B1 (ko) * | 1997-04-01 | 2000-03-15 | 윤종용 | 바이폴라 트랜지스터 및 그의 제조 방법 |
| KR100245813B1 (ko) | 1997-05-28 | 2000-03-02 | 윤종용 | 자기정합형 더블 폴리실리콘 바이폴라 트랜지스터및 그의 제조방법 |
| KR100270965B1 (ko) | 1998-11-07 | 2000-12-01 | 윤종용 | 고속 바이폴라 트랜지스터 및 그 제조방법 |
| US6448657B1 (en) * | 1999-04-21 | 2002-09-10 | Applied Materials, Inc. | Structure for reducing junction spiking through a wall surface of an overetched contact via |
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1995
- 1995-09-29 KR KR1019950032835A patent/KR100191270B1/ko not_active IP Right Cessation
-
1996
- 1996-01-24 JP JP8010314A patent/JPH0997799A/ja active Pending
- 1996-08-23 DE DE19634178A patent/DE19634178C2/de not_active Expired - Lifetime
- 1996-09-11 US US08/712,289 patent/US5721147A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19634178C2 (de) | 2003-07-31 |
| US5721147A (en) | 1998-02-24 |
| DE19634178A1 (de) | 1997-04-03 |
| KR970018249A (ko) | 1997-04-30 |
| JPH0997799A (ja) | 1997-04-08 |
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