JPH01155660A

JPH01155660A - 半導体装置の製造方法

Info

Publication number: JPH01155660A
Application number: JP31422587A
Authority: JP
Inventors: Masao Iwase; 政雄岩瀬
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-12-14
Filing date: 1987-12-14
Publication date: 1989-06-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置に関し、特−こ好ましくは超小型
バイポーラ・トランジスタの製造方法に関するものであ
る。

（従来の技術）従来の半導体技術においては、バイポーラ・トランジス
タの高周波特性を向上させる目的で、寄生容量、寄生抵
抗を減するため（こ接合部間の距離を縮める努力が払わ
れてきた。しかし、従来技術では、リソグラフィーの制
限から決まる最小間隔の他ｌこ、それぞれのパターン間
を相対的に合せるために、ある程度の余裕を必要として
いた。

（発明が解決しようとする問題点）本発明の目的は、寄生容量、寄生抵抗を著しく減じた超
小形バイポーラ・トランジスタをリソグラフィーの回数
を減少させることによって、容易かつ確実ｌこ得ること
のできる新規な製造方法を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段）本発明のバイポーラ・トランジスタ製造方法の要旨は、
半導体表面に第１の絶縁膜、および素子領域に第１導電
型多結晶シリコン膜を形成した後、第２の絶縁膜を堆積
させる。次いで、活性素子領＼域の部分をレジストパタ
ーンをマスクとして第２の絶縁膜、第１導電型多結晶シ
リコン膜、および第１の絶縁膜を連続してエツチングす
る。次に、半導体基板表面が露出した領域と第１導電型
多結晶シリコン膜の側面が露出した部分から、選択的に
第２導電型のエピタキシャルシリコン層を第２の絶縁膜
表面の高さよりも低く形成した後、第２導電型のエピタ
キシャルシリコン層上に第１導電型の不純物をイオン注
入した後、全面に第３の絶縁膜を形成する。次ｌこ熱処
理によって、第１導電型多結晶シリコン膜とイオン注入
により形成した第１導電層を電気的ｆこ連絡させた後、
前記第３の絶縁膜を異方性エツチングすること（こより
、素子形成領域の側壁に第３の絶縁膜が残存し、第１導
電層上ｌこ第２導電型のエピタキシャルシリコン増を形
成する工程を含むことにある。

（作　用）本発明によりバイポーラ・トランジスタを製造した場合
、リソグラフィー技術の限界からくるマスク最小寸法よ
りも微細なエミッタの形成を行うことができ、それｌこ
よって寄生容量、寄生抵抗を著しく減することができる
ため、半導体装置の高周波特性を向上させる上で絶大な
効果を奏する。

（実施例）第１図（ａ）　５−（ｆ）は、本発明の一実施例１こよ
るバイポーラ・トランジスタの製造工程を示す断面図で
ある。

まず、第１図４２）ｌこ示す様ｆこ、Ｎ型シリコン基板
（１）上に第１の絶縁膜（２）とボロンを２Ｘ１０　ｆ
ｉ添加したＰ型多結晶シリコン膜を堆積し、このＰ型多
結晶シリコン膜のうち能動素子部（３）を残して、前記
Ｐ型多結晶シリコン膜をエツチング除去する。

次に、周知のｎ法で第２の絶縁膜（４）を形成する。

次に第１図中）＃こ示す様に、幅ＩＩＸｎのレジストバ
タン（５）をマスクとして第２の絶縁膜（４）、ベース
引き出し電極となるＰ型多結晶シリコン膜（３）、およ
び第１の絶縁膜（２）を周知のりアクティブイオンエツ
チング法を用いて連続的ｔこエツチングする。次に第１
図（Ｃ）に示す様に、レジストパターン（５）を除去し
た後、半導体基板（１）が露出した部分６とＰ型多結晶
シリコン膜が露出している部分（７）から同時に気相エ
ピタキシャル技術によりリンを１×１０ｃＲ添加した第
１のＮ型エピタキシャルシリコン層（８）が接するよう
に堆積する。次いで、イオン注入技術ｆこより加速電圧
＝７９ｋｅＶ、打ち込み量＝５×１０ｃＩＬ　のボロン
を添加しＰ型層（９）を形成する。

次に第１図（つに示す様に、第３の絶縁膜αＱを全面に
形成した後、１）００℃、１５ｓｅｃのラピッドアニー
ルを行うことにより、ベース引き出し電極（３）、およ
びＰ型層（９）から拡散して第１のＮ型エピタキシャル
シリコン層（８）にＰ型エピタキシャルシリコン層αＤ
が形成される。そして、リアクティブイオンエツチング
法を用いて異方性エツチングすることにより、第１図（
ｅ）　ｆこ示す様に、素子形成領域の側壁ｌこ第３の絶
縁膜（ｌｏｇ）を残存させる。このとき第３の絶縁ａｔ
ｔＩｌｌのエツチングの際のオーバーエツチングのため
に、Ｐ型エピタキシャルシリコン層恨υが第３の絶縁膜
（１０ａ）が残存する領域よりも薄くなる。次いで、ケ
ミカルドライエツチングによりＰ型エピタキシャルシリ
コン層住υのエツチング時のダメージ層を除去した後、
気相エピタキシャル技術によりリンを１×１０　ｃＩＬ
添加した、第２のＮ型エピタキシャルシリコン層ＵＺを
形成する。更に、ベース引き出し電極（３）上の第２の
絶縁膜（４）の所定部分にベース電極用コンタクト窓（
１３を開け、第１図（ｆ）に゛示す様にベース電極α勾
、およびエミッタ電極０９を形成する。

こうして形成されたバイポーラトランジスタによれば、
リソグラフィーの限界からくるマスク最小寸法よりも微
細な素子の形成を行うことができ、更ζこＰ型エピタキ
シャルシリコン層が第３の絶縁膜が残存する領域では厚
くなっているため、寄生容量、寄生抵抗を著しく減する
ことができる。

尚、本発明は上述した実施例ｆこ限定されるものではな
い。

例えば、第１および第２のＮ型エピタキシャルシリコン
層の形成に関しては、リンｉこ限るものではなく砒素で
も代替できる。また、Ｐ型エピタキシャルシリコン層α
υ形成時の熱処理は、ラピッドアニールに限るものでは
なく、通常の拡散炉によるアニールで、Ｐ型エピタキシ
ャルシリコン層ａυのダメージ層の除去ｌこはアルカリ
溶液でそれぞれ代用できる。

以上、本発明はその要旨を逸脱しない範囲で、種々変形
して実施することができる。

〔発明の効果〕

本発明によれば、寄生容量、寄生抵抗が著しく低減され
た微細なバイポーラ・トランジスタが得られる。

【図面の簡単な説明】

第１図は本発明の一実施例Ｉこ係わるバイポーラトラン
ジスタの製造工程を示す断面図である。１・・・シリコン基板、２・・・第１の絶縁膜、３・・
・Ｐ型（第１導電型）多結晶シリコン膜、４・・・第２
の絶縁膜、５・・・レジストパターン、６・・・半導体
基板表面露出部分、７・・・Ｐ型（第１導電型）多結晶
シリコン膜露出部分、８・・・第１のＮ型（第２導電型
）エピタキシャルシリコン層、９・・・Ｐ型層（第１導
電層）　、１０．ｌＱａ・・・第３の絶縁膜、１）・・
・Ｐ型（第１導電型）エピタキシャルシリコン層、１２
・・・第２のＮ型（第２導電型）エピタキシャルシリコ
ン層、１３・・・ベース電極用コンタクト窓、１４・・
・ベース電極、１５・・・エミッタ電極。

Claims

【特許請求の範囲】

（１）半導体基板表面部に第１の絶縁膜を形成し、さら
にこの第１の絶縁膜上に素子領域の第１導電型多結晶シ
リコン膜を選択的に形成する工程と、前記多結晶シリコ
ン膜上に第２の絶縁膜を堆積し、少なくとも前記活性素
子領域上の前記第２の絶縁膜、前記第１の導電型多結晶
シリコン膜の一部、および前記第１の絶縁膜を連続して
エッチングし前記半導体基板を露出せしめる工程と、前
記半導体基板表面が露出した領域と前記第１の導電型多
結晶シリコン膜の側面から選択的に成長させた第２導電
型のエピタキシャルシリコン層を相接せしめコレクタ領
域を形成する工程と、前記第２導電型のエピタキシャル
シリコン層表面に第１導電型不純物をイオン注入する工
程と、全面に第３の絶縁膜を形成し、熱工程によって前
記第１導電型多結晶シリコン膜と前記イオン注入により
形成した第１導電型層を相接せしめベース領域を形成す
る工程と、前記第３の絶縁膜を異方性エッチングするこ
とにより前記活性素子領域凹部側壁に該第３の絶縁膜を
残存させる工程と、前記ベース領域上に第２導電型のエ
ピタキシャルシリコン層からなるエミッタ領域を形成す
る工程を含むことを特徴とする半導体装置の製造方法。
（２）前記熱工程はラピッドアニールにより行なうこと
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。