JPH05182980A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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Abstract
(57)【要約】
【目的】エピタキシャル成長によるベース層を持つ、微
細化，高速化が可能なヘテロ接合バイポーラトランジス
タを提供することを目的とする。 【構成】ｐ型Ｓｉ基板１０１にｎ+ 型Ｓｉサブコレクタ
層１０２，ｎ型Ｓｉコレクタ層１０３がエピタキシャル
成長され、さらにこの上にｐ+ 型ＳｉＧｅベース層１２
０と、熱平衡状態で完全空乏化するｐ- 型Ｓｉ層１２１
が連続的にエピタキシャル成長され、ｐ- 型Ｓｉ層１２
１上に選択的に多結晶シリコン・エミッタ１２８が形成
される。
細化，高速化が可能なヘテロ接合バイポーラトランジス
タを提供することを目的とする。 【構成】ｐ型Ｓｉ基板１０１にｎ+ 型Ｓｉサブコレクタ
層１０２，ｎ型Ｓｉコレクタ層１０３がエピタキシャル
成長され、さらにこの上にｐ+ 型ＳｉＧｅベース層１２
０と、熱平衡状態で完全空乏化するｐ- 型Ｓｉ層１２１
が連続的にエピタキシャル成長され、ｐ- 型Ｓｉ層１２
１上に選択的に多結晶シリコン・エミッタ１２８が形成
される。
Description
【０００１】
【産業上の利用分野】本発明は、エピタキシャル成長技
術によりベース層を形成したヘテロ接合バイポーラトラ
ンジスタに関する。
術によりベース層を形成したヘテロ接合バイポーラトラ
ンジスタに関する。
【０００２】
【従来の技術】バイポーラトランジスタの高速化におい
て重要とされる要素は二つに分けられる。第１の要素
は、縦方向の層構造に関するもので、ベース層の厚さを
薄くしてベース領域におけるキャリアの走行時間を短縮
すること、およびエミッタとコレクタの不純物濃度を高
めて動作電流密度を向上させることが重要とされてい
る。第２の要素は横方向の構造に関するもので、微細化
によって寄生要素を削減することである。
て重要とされる要素は二つに分けられる。第１の要素
は、縦方向の層構造に関するもので、ベース層の厚さを
薄くしてベース領域におけるキャリアの走行時間を短縮
すること、およびエミッタとコレクタの不純物濃度を高
めて動作電流密度を向上させることが重要とされてい
る。第２の要素は横方向の構造に関するもので、微細化
によって寄生要素を削減することである。
【０００３】従来の高速バイポーラトランジスタでは、
ベースとエミッタは、主として二重拡散法により形成さ
れている。この方法は、第１導電型のコレクタ層が形成
された基板上の所定領域に第２導電型のベース層を選択
的にイオン注入法や拡散法で形成し、さらにこのベース
上の所定領域に第１導電型のエミッタ層を選択的にイオ
ン注入法や拡散法で形成する方法である。現在では、こ
の選択拡散技術に自己整合法が取り入れられ、寄生容量
や寄生抵抗が最大限取り除かれた微細なトランジスタが
実用化されている。
ベースとエミッタは、主として二重拡散法により形成さ
れている。この方法は、第１導電型のコレクタ層が形成
された基板上の所定領域に第２導電型のベース層を選択
的にイオン注入法や拡散法で形成し、さらにこのベース
上の所定領域に第１導電型のエミッタ層を選択的にイオ
ン注入法や拡散法で形成する方法である。現在では、こ
の選択拡散技術に自己整合法が取り入れられ、寄生容量
や寄生抵抗が最大限取り除かれた微細なトランジスタが
実用化されている。
【０００４】図１５(a) にこのような微細化バイポーラ
トランジスタの例を示す。ｎ型コレクタ層３０１の酸化
膜３０２で囲まれた領域に、ベース引出し電極となる多
結晶シリコン膜３０６に開けられた窓を介して、ｐ型ベ
ース層３０３とｎ型エミッタ層３０４が自己整合的に拡
散形成されている。多結晶シリコン膜３０６の表面は酸
化膜３０７で覆われ、エミッタ層３０４はエミッタ電極
を兼ねた高濃度のポリシリコン膜３０８からの拡散によ
って形成される。ｐ型外部ベース層３０５は多結晶シリ
コン膜３０６からの拡散によって形成される。
トランジスタの例を示す。ｎ型コレクタ層３０１の酸化
膜３０２で囲まれた領域に、ベース引出し電極となる多
結晶シリコン膜３０６に開けられた窓を介して、ｐ型ベ
ース層３０３とｎ型エミッタ層３０４が自己整合的に拡
散形成されている。多結晶シリコン膜３０６の表面は酸
化膜３０７で覆われ、エミッタ層３０４はエミッタ電極
を兼ねた高濃度のポリシリコン膜３０８からの拡散によ
って形成される。ｐ型外部ベース層３０５は多結晶シリ
コン膜３０６からの拡散によって形成される。
【０００５】このバイポーラトランジスタ構造は、エミ
ッタに合わせ余裕を含む必要がなく、その分微細化が可
能である。すなわち、前述した高速化の第２の要素は、
現在では選択拡散技術と自己整合法で達成されている。
ッタに合わせ余裕を含む必要がなく、その分微細化が可
能である。すなわち、前述した高速化の第２の要素は、
現在では選択拡散技術と自己整合法で達成されている。
【０００６】一方、この構造では、第１の要素、すなわ
ち縦方向の高速化要素について問題点を有している。ベ
ース領域におけるキャリアの走行時間を短縮するために
ベース層の厚さを薄くするには、パンチスルー耐圧を確
保するためにベース濃度を高くしなければならない。一
方二重拡散法では、エミッタ濃度は、ベース濃度より必
然的に高くなるのでエミッタ・ベース間の耐圧確保やト
ンネル電流の抑制のために、ベース濃度には上限が存在
する。シリコントランジスタでは、二重拡散法による場
合のベース濃度の上限値は凡そ、１０19cm-3程度であっ
て、この結果、ベース厚の下限値は５０nm程度になる。
このため従来技術では、５０ＧＨｚを越える遮断周波数
を得ることは困難であった。
ち縦方向の高速化要素について問題点を有している。ベ
ース領域におけるキャリアの走行時間を短縮するために
ベース層の厚さを薄くするには、パンチスルー耐圧を確
保するためにベース濃度を高くしなければならない。一
方二重拡散法では、エミッタ濃度は、ベース濃度より必
然的に高くなるのでエミッタ・ベース間の耐圧確保やト
ンネル電流の抑制のために、ベース濃度には上限が存在
する。シリコントランジスタでは、二重拡散法による場
合のベース濃度の上限値は凡そ、１０19cm-3程度であっ
て、この結果、ベース厚の下限値は５０nm程度になる。
このため従来技術では、５０ＧＨｚを越える遮断周波数
を得ることは困難であった。
【０００７】この点を解決する試みとして、エピタキシ
ャル成長技術によってヘテロエミッタを形成する事が考
えられている。この方法は、第１導電型コレクタ層上の
所定領域に第２導電型のベース層をエピタキシャル法で
形成し、さらにこのベース上にベース領域よりも禁止帯
幅の大きい第１導電形のエミッタ層をエピタキシャル法
で形成する。この方法では、エミッタの禁止帯幅がベー
スの禁止帯幅よりも大きいのでエミッタ濃度をベース濃
度より下げても注入効率を確保できる。よって、二重拡
散法による場合よりもベース濃度を上げることができ
て、ベース幅縮小による遮断周波数の向上が図れる。
ャル成長技術によってヘテロエミッタを形成する事が考
えられている。この方法は、第１導電型コレクタ層上の
所定領域に第２導電型のベース層をエピタキシャル法で
形成し、さらにこのベース上にベース領域よりも禁止帯
幅の大きい第１導電形のエミッタ層をエピタキシャル法
で形成する。この方法では、エミッタの禁止帯幅がベー
スの禁止帯幅よりも大きいのでエミッタ濃度をベース濃
度より下げても注入効率を確保できる。よって、二重拡
散法による場合よりもベース濃度を上げることができ
て、ベース幅縮小による遮断周波数の向上が図れる。
【０００８】しかしこの方法では、界面密度の少ない良
質なヘテロ接合を得るためにベースとエミッタ層の連続
エピタキシャル成長が必要である。したがって従来活用
されてきたエミッタ層の選択的形成による微細化が行な
えず、横方向の高速化要素である第２の要素を満たすこ
とが出来ないという問題がある。この点を、より詳しく
図を以て説明する。
質なヘテロ接合を得るためにベースとエミッタ層の連続
エピタキシャル成長が必要である。したがって従来活用
されてきたエミッタ層の選択的形成による微細化が行な
えず、横方向の高速化要素である第２の要素を満たすこ
とが出来ないという問題がある。この点を、より詳しく
図を以て説明する。
【０００９】図１５(b) (c) に示すバイポーラトランジ
スタは、いずれも、ｎ型コレクタ層４０１上にｐ型ベー
ス層４０２，ｎ型エミッタ層４０３が連続エピタキシャ
ル成長されたウエハを用いて形成されている。このよう
なウエハを用いて、図１５(bではメサエッチングによっ
てエミッタ領域を規定しており、これを酸化膜４０４で
覆って、これにコンタクト孔を開けてエミッタ電極４０
５を形成している。図１５(c) では、イオン注入により
ｐ+ 型外部ベース層４０６を形成することによりエミッ
タ領域を規定している。これら図１５(b) (c) のいずれ
も、エミッタ電極４０５の合わせ余裕を必要とするた
め、エミッタ領域の微細化が困難となっている。
スタは、いずれも、ｎ型コレクタ層４０１上にｐ型ベー
ス層４０２，ｎ型エミッタ層４０３が連続エピタキシャ
ル成長されたウエハを用いて形成されている。このよう
なウエハを用いて、図１５(bではメサエッチングによっ
てエミッタ領域を規定しており、これを酸化膜４０４で
覆って、これにコンタクト孔を開けてエミッタ電極４０
５を形成している。図１５(c) では、イオン注入により
ｐ+ 型外部ベース層４０６を形成することによりエミッ
タ領域を規定している。これら図１５(b) (c) のいずれ
も、エミッタ電極４０５の合わせ余裕を必要とするた
め、エミッタ領域の微細化が困難となっている。
【００１０】さらに、ヘテロエミッタ構造等によって高
速化の第１の要素に対応する場合、ドーピング濃度が高
くなるため、ドーピングプロファイルを急峻に保つため
製造プロセスの低温化が求められる。この点に於いて
も、従来の二重拡散技術のように１０００℃程度の高温
の拡散工程を必要とするトランジスタでは高速化が難し
い。
速化の第１の要素に対応する場合、ドーピング濃度が高
くなるため、ドーピングプロファイルを急峻に保つため
製造プロセスの低温化が求められる。この点に於いて
も、従来の二重拡散技術のように１０００℃程度の高温
の拡散工程を必要とするトランジスタでは高速化が難し
い。
【００１１】
【発明が解決しようとする課題】以上のように従来のバ
イポーラトランジスタは、更に微細化，高速化を図ろう
とするとそれぞれに難点があった。
イポーラトランジスタは、更に微細化，高速化を図ろう
とするとそれぞれに難点があった。
【００１２】本発明は、エピタキシャル成長によってベ
ース層を形成するものであって、一層の微細化，高速化
を可能としたヘテロ接合バイポーラトランジスタを提供
することを目的とする。
ース層を形成するものであって、一層の微細化，高速化
を可能としたヘテロ接合バイポーラトランジスタを提供
することを目的とする。
【００１３】
【課題を解決するための手段】本発明のヘテロ接合バイ
ポーラトランジスタは、第１導電型のコレクタ層上にエ
ピタキシャル成長された第２導電型で高濃度のベース層
を有し、かつこのベース層上に連続的にエピタキシャル
成長された，ベース層よりバンドギャップが大きくかつ
熱平衡状態で完全空乏化する低濃度層を有し、この低濃
度層上に第１導電型のエミッタ層を有することを特徴と
する。
ポーラトランジスタは、第１導電型のコレクタ層上にエ
ピタキシャル成長された第２導電型で高濃度のベース層
を有し、かつこのベース層上に連続的にエピタキシャル
成長された，ベース層よりバンドギャップが大きくかつ
熱平衡状態で完全空乏化する低濃度層を有し、この低濃
度層上に第１導電型のエミッタ層を有することを特徴と
する。
【００１４】
【作用】本発明のトランジスタ構造において、ベース層
上の低濃度層のバンドギャップは、ベース層のそれより
大きいのでベースからエミッタ側へのキャリア注入が抑
制されて、高いエミッタ注入効率が確保される。従って
ベース不純物濃度を高くすることができる。またベース
層上の低濃度層は、熱平衡状態で空乏化するように不純
物濃度が低く抑えられているので、エミッタ・ベース間
の電界強度が低くなり、接合耐圧の向上とトンネル電流
によるリークの低減が図られる。
上の低濃度層のバンドギャップは、ベース層のそれより
大きいのでベースからエミッタ側へのキャリア注入が抑
制されて、高いエミッタ注入効率が確保される。従って
ベース不純物濃度を高くすることができる。またベース
層上の低濃度層は、熱平衡状態で空乏化するように不純
物濃度が低く抑えられているので、エミッタ・ベース間
の電界強度が低くなり、接合耐圧の向上とトンネル電流
によるリークの低減が図られる。
【００１５】更にベース層上の低濃度層をベース層と同
じ第２導電型とすれば、その上に選択的に第１導電型エ
ミッタ層を設けることにより、エミッタ・ベース接合の
大きさを設定できる。バンドギャップの異なるベース層
とこの上の低濃度層とは、連続的にエピタキシャル成長
できるので、これらの間の界面準位密度は十分小さくで
きる。従って低濃度層上に選択的にエミッタ層形成し
て、その界面に多くの界面準位が生成されたとしても、
この界面準位はベース層からは離れているために、ベー
ス層での界面準位に起因する再結合電流は少なくなる。
そしてエミッタ層を拡散工程によらず形成すれば、製造
プロセスの低温化により不純物プロファイルの乱れを最
少限にできる。
じ第２導電型とすれば、その上に選択的に第１導電型エ
ミッタ層を設けることにより、エミッタ・ベース接合の
大きさを設定できる。バンドギャップの異なるベース層
とこの上の低濃度層とは、連続的にエピタキシャル成長
できるので、これらの間の界面準位密度は十分小さくで
きる。従って低濃度層上に選択的にエミッタ層形成し
て、その界面に多くの界面準位が生成されたとしても、
この界面準位はベース層からは離れているために、ベー
ス層での界面準位に起因する再結合電流は少なくなる。
そしてエミッタ層を拡散工程によらず形成すれば、製造
プロセスの低温化により不純物プロファイルの乱れを最
少限にできる。
【００１６】
【実施例】本発明の実施例を図面を参照して以下に説明
する。
する。
【００１７】図１は、一実施例に係るＳｉ／ＳｉＧｅ系
ヘテロ接合バイポーラトランジスタである。ｐ- 型Ｓｉ
基板１０１上にｎ+ 型Ｓｉサブコレクタ層１０２、ｎ型
Ｓｉコレクタ層１０３がエピタキシャル形成されたウェ
ハを用いて、これにＬＯＣＯＳ酸化膜１０４が形成され
ている。ＬＯＣＯＳ酸化膜１０４で囲まれた素子領域の
ｎ型コレクタ層１０３上には、更に、連続的なエピタキ
シャル成長により、ｐ+ 型Ｓｉ0.9 Ｇｅ0.1 ベース層１
２０とこれより低濃度のｐ- 型Ｓｉ層１２１が、それぞ
れ３０nm程度の厚みで形成されている。ｐ- 型Ｓｉ層１
２１上には、ｎ型の多結晶シリコン・エミッタ層１２８
が選択的に形成されている。
ヘテロ接合バイポーラトランジスタである。ｐ- 型Ｓｉ
基板１０１上にｎ+ 型Ｓｉサブコレクタ層１０２、ｎ型
Ｓｉコレクタ層１０３がエピタキシャル形成されたウェ
ハを用いて、これにＬＯＣＯＳ酸化膜１０４が形成され
ている。ＬＯＣＯＳ酸化膜１０４で囲まれた素子領域の
ｎ型コレクタ層１０３上には、更に、連続的なエピタキ
シャル成長により、ｐ+ 型Ｓｉ0.9 Ｇｅ0.1 ベース層１
２０とこれより低濃度のｐ- 型Ｓｉ層１２１が、それぞ
れ３０nm程度の厚みで形成されている。ｐ- 型Ｓｉ層１
２１上には、ｎ型の多結晶シリコン・エミッタ層１２８
が選択的に形成されている。
【００１８】図２〜図９はこの実施例の具体的な製造工
程断面図である。これを用いて詳細な製造工程を次に説
明する。まず図２に示すように、ｐ- 型Ｓｉ基板１０１
上に１．５μm 厚のｎ+ 型Ｓｉサブコレクタ層１０２
と、０．６μm 厚のｎ型Ｓｉコレクタ層１０３をエピタ
キシャル成長する。次に、図３に示すように、ベース領
域とコレクタ・コンタクト領域を残してＬＯＣＯＳ酸化
膜１０４を形成する。
程断面図である。これを用いて詳細な製造工程を次に説
明する。まず図２に示すように、ｐ- 型Ｓｉ基板１０１
上に１．５μm 厚のｎ+ 型Ｓｉサブコレクタ層１０２
と、０．６μm 厚のｎ型Ｓｉコレクタ層１０３をエピタ
キシャル成長する。次に、図３に示すように、ベース領
域とコレクタ・コンタクト領域を残してＬＯＣＯＳ酸化
膜１０４を形成する。
【００１９】続いて図４に示すように、Ａｓイオン注入
によってｎ+ 型コレクタ・コンタクト層１０８を形成
し、素子分離領域には基板に達する溝を形成して、これ
に酸化膜１０６と多結晶シリコン１０７を充填する。溝
底部には、多結晶シリコン埋込みに先立ってボロンのイ
オン注入によりチャネルストップ用のｐ+ 型層１０５を
形成する。その後、５０nmの熱酸化膜１０９を形成し、
ＰＥＰ工程を経てこれを選択エッチングして、ベース領
域を露出させた状態を得る。
によってｎ+ 型コレクタ・コンタクト層１０８を形成
し、素子分離領域には基板に達する溝を形成して、これ
に酸化膜１０６と多結晶シリコン１０７を充填する。溝
底部には、多結晶シリコン埋込みに先立ってボロンのイ
オン注入によりチャネルストップ用のｐ+ 型層１０５を
形成する。その後、５０nmの熱酸化膜１０９を形成し、
ＰＥＰ工程を経てこれを選択エッチングして、ベース領
域を露出させた状態を得る。
【００２０】次に、このウエハを水で希釈した弗酸に浸
してベース形成領域の自然酸化膜を除去した後、ガスソ
ースＭＢＥ法によって、５５０℃の温度で、図５に示す
ようにｐ+ 型Ｓｉ0.9 Ｇｅ0.1 ベース層１２０と、ｐ-
型Ｓｉ層１２１を連続的にエピタキシャル成長させる。
ｐ+ 型Ｓｉ0.9 Ｇｅ0.1 ベース層１２０は、ボロン濃度
２×１０19cm-3，厚み３０nmとし、ｐ- 型Ｓｉ層１２１
はボロン濃度１×１０17cmｍ-3，厚み３０nmとする。こ
れらは単結晶Ｓｉのベース領域上で単結晶として成長
し、ＬＯＣＯＳ酸化膜１０４上では多結晶シリコン膜１
２０ｂ，１２１ｂとして堆積される。
してベース形成領域の自然酸化膜を除去した後、ガスソ
ースＭＢＥ法によって、５５０℃の温度で、図５に示す
ようにｐ+ 型Ｓｉ0.9 Ｇｅ0.1 ベース層１２０と、ｐ-
型Ｓｉ層１２１を連続的にエピタキシャル成長させる。
ｐ+ 型Ｓｉ0.9 Ｇｅ0.1 ベース層１２０は、ボロン濃度
２×１０19cm-3，厚み３０nmとし、ｐ- 型Ｓｉ層１２１
はボロン濃度１×１０17cmｍ-3，厚み３０nmとする。こ
れらは単結晶Ｓｉのベース領域上で単結晶として成長
し、ＬＯＣＯＳ酸化膜１０４上では多結晶シリコン膜１
２０ｂ，１２１ｂとして堆積される。
【００２１】次に、図６に示すように、ＣＶＤ法によっ
て、１００nm厚のＳｉＯ2 膜１２２を堆積し、真性ベー
ス領域にのみ残してこれをエッチング除去する。そして
このＳｉＯ2 膜１２２をマスクとして、ＢＦ2 を、１５
ｋｅＶの加速エネルギーで１０15cm-2注入する。この条
件下では、注入領域はアモルファス化しているので、６
００℃−３０分の熱処理によって、固相再成長をおこ
し、ボロン不純物が活性化して、図６に示すように、高
濃度の外部ベース領域（ベースコンタクト領域）１２３
が形成される。
て、１００nm厚のＳｉＯ2 膜１２２を堆積し、真性ベー
ス領域にのみ残してこれをエッチング除去する。そして
このＳｉＯ2 膜１２２をマスクとして、ＢＦ2 を、１５
ｋｅＶの加速エネルギーで１０15cm-2注入する。この条
件下では、注入領域はアモルファス化しているので、６
００℃−３０分の熱処理によって、固相再成長をおこ
し、ボロン不純物が活性化して、図６に示すように、高
濃度の外部ベース領域（ベースコンタクト領域）１２３
が形成される。
【００２２】次に、図７に示すように、２００nm厚の、
ボロンをドーピングした多結晶シリコン膜１２４をＬＰ
ＣＶＤ法によって５５０℃で堆積し、さらに先にガスソ
ースＭＢＥにて堆積したポリシリコン膜１２０ｂ，１２
１ｂを含めてパターンニングした後、ＣＶＤ法によって
ＳｉＯ2 膜１２５を３００nm、ＳｉＮ膜１２６を１００
nm順次堆積する。続いて、図８に示すように、エミッタ
部分のＳｉＮ膜１２６、ＳｉＯ2 膜１２５、および多結
晶シリコン膜１２４を反応性イオンエッチングによって
開口後、ＳｉＮサイドウォール膜１２７を形成し、Ｓｉ
Ｏ2 膜１２２を緩衝弗酸によって除去して、ｐ- 型Ｓｉ
層１２１を露出させる。
ボロンをドーピングした多結晶シリコン膜１２４をＬＰ
ＣＶＤ法によって５５０℃で堆積し、さらに先にガスソ
ースＭＢＥにて堆積したポリシリコン膜１２０ｂ，１２
１ｂを含めてパターンニングした後、ＣＶＤ法によって
ＳｉＯ2 膜１２５を３００nm、ＳｉＮ膜１２６を１００
nm順次堆積する。続いて、図８に示すように、エミッタ
部分のＳｉＮ膜１２６、ＳｉＯ2 膜１２５、および多結
晶シリコン膜１２４を反応性イオンエッチングによって
開口後、ＳｉＮサイドウォール膜１２７を形成し、Ｓｉ
Ｏ2 膜１２２を緩衝弗酸によって除去して、ｐ- 型Ｓｉ
層１２１を露出させる。
【００２３】そして図９に示すように、露出したｐ- 型
Ｓｉ層１２１上に、選択的にＬＰＣＶＤ法によって、リ
ンドープのｎ+ ポリシリコン・エミッタ層１２８を６５
０℃で堆積する。本実施例においては、ポリシリコン・
エミッタ層１２８の電子濃度は２×１０20cm-3であっ
た。最後に図１に示すように、ベースとコレクタ・コン
タクト部のＳｉＮ膜１２６とＳｉＯ2 膜１２５を開口
し、Ａｌ／ＴｉＮ／Ｔｉよりなるエミッタ電極１２９、
ベース電極１３０、コレクタ電極１３１を形成してトラ
ンジスタの作成を終了する。
Ｓｉ層１２１上に、選択的にＬＰＣＶＤ法によって、リ
ンドープのｎ+ ポリシリコン・エミッタ層１２８を６５
０℃で堆積する。本実施例においては、ポリシリコン・
エミッタ層１２８の電子濃度は２×１０20cm-3であっ
た。最後に図１に示すように、ベースとコレクタ・コン
タクト部のＳｉＮ膜１２６とＳｉＯ2 膜１２５を開口
し、Ａｌ／ＴｉＮ／Ｔｉよりなるエミッタ電極１２９、
ベース電極１３０、コレクタ電極１３１を形成してトラ
ンジスタの作成を終了する。
【００２４】本実施例において、ポリシリコン・エミッ
タ層１２８のキャリア濃度は２×１０20cm-3、ＳｉＧｅ
ベース層１２０のキャリア濃度は２×１０19cm-3と、共
に高濃度である。したがってこれらを直接接合させる
と、トンネル電流によるリーク電流の増加によって、正
常なトランジスタ動作を得ることができない。しかし、
実施例においては、低濃度のｐ- 型Ｓｉ層１２１が３０
nmの厚みでポリシリコン・エミッタ層１２８とＳｉＧｅ
ベース層１２０層の間に挟み込まれている。これによ
り、ベース・エミッタ間の電界強度は３００ｋＶ／cm程
度に緩和され、実質的にトンネル電流の影響の無い素子
特性が得られた。
タ層１２８のキャリア濃度は２×１０20cm-3、ＳｉＧｅ
ベース層１２０のキャリア濃度は２×１０19cm-3と、共
に高濃度である。したがってこれらを直接接合させる
と、トンネル電流によるリーク電流の増加によって、正
常なトランジスタ動作を得ることができない。しかし、
実施例においては、低濃度のｐ- 型Ｓｉ層１２１が３０
nmの厚みでポリシリコン・エミッタ層１２８とＳｉＧｅ
ベース層１２０層の間に挟み込まれている。これによ
り、ベース・エミッタ間の電界強度は３００ｋＶ／cm程
度に緩和され、実質的にトンネル電流の影響の無い素子
特性が得られた。
【００２５】図１０は、本実施例のトランジスタのベー
ス・エミッタ間電圧とベース電流およびコレクタ電流の
関係を示したものである。図示のように、コレクタ電流
が１０ｐＡという低電流領域においても、所望の素子特
性が得られる。
ス・エミッタ間電圧とベース電流およびコレクタ電流の
関係を示したものである。図示のように、コレクタ電流
が１０ｐＡという低電流領域においても、所望の素子特
性が得られる。
【００２６】また本実施例において、ｐ- 型Ｓｉ層１２
１は、零バイアスの熱平衡状態で完全に空乏状態にあ
る。そして、ｐ+ 型Ｓｉ0.9 Ｇｅ0.1 ベース層１２０と
ｐ- Ｓｉ層１２１の価電子帯端のエネルギー差は０．１
ｅＶあるので、正孔はｐ+ 型Ｓｉ0.9 Ｇｅ0.1 ベース層
１２０に閉じ込められ、順バイアス下でもｐ- 型Ｓｉ層
１２１中には正孔は４×１０17cm-3程度までしか染み出
さない。したがって、高いエミッタ注入効率を維持し、
電流利得も１５０以上と良好な特性が得られた。
１は、零バイアスの熱平衡状態で完全に空乏状態にあ
る。そして、ｐ+ 型Ｓｉ0.9 Ｇｅ0.1 ベース層１２０と
ｐ- Ｓｉ層１２１の価電子帯端のエネルギー差は０．１
ｅＶあるので、正孔はｐ+ 型Ｓｉ0.9 Ｇｅ0.1 ベース層
１２０に閉じ込められ、順バイアス下でもｐ- 型Ｓｉ層
１２１中には正孔は４×１０17cm-3程度までしか染み出
さない。したがって、高いエミッタ注入効率を維持し、
電流利得も１５０以上と良好な特性が得られた。
【００２７】また、ｐ+ 型Ｓｉ0.9 Ｇｅ0.1 ベース層１
２０とｐ- 型Ｓｉ層１２１は連続的にエピタキシャル成
長して形成されているので、界面準位の発生が少なくヘ
テロ界面における再結合電流の影響は殆どない。一旦空
気にさらしたｐ- 型Ｓｉ層１２１層とポリシリコン・エ
ミッタ層１２８の界面には界面準位の発生が避けられな
い。しかし、図１１に示したように、この界面は空乏層
の端に位置しているので、再結合電流成分の発生には寄
与しない。従来のバイポーラトランジスタにおいては、
エミッタ・ベースのｐｎ接合部に発生する再結合準位
は、致命的な悪影響を及ぼすため、高温処理などによる
再結合準位のアニールアウトや、不純物拡散による中性
領域への取り込みが不可欠であった。本発明の構造で
は、再結合電流の原因となる界面準位の発生部位が、正
孔に対するヘテロ障壁から離されているため、高温工程
を経ることなく、界面の再結合準位の影響を回避でき
た。
２０とｐ- 型Ｓｉ層１２１は連続的にエピタキシャル成
長して形成されているので、界面準位の発生が少なくヘ
テロ界面における再結合電流の影響は殆どない。一旦空
気にさらしたｐ- 型Ｓｉ層１２１層とポリシリコン・エ
ミッタ層１２８の界面には界面準位の発生が避けられな
い。しかし、図１１に示したように、この界面は空乏層
の端に位置しているので、再結合電流成分の発生には寄
与しない。従来のバイポーラトランジスタにおいては、
エミッタ・ベースのｐｎ接合部に発生する再結合準位
は、致命的な悪影響を及ぼすため、高温処理などによる
再結合準位のアニールアウトや、不純物拡散による中性
領域への取り込みが不可欠であった。本発明の構造で
は、再結合電流の原因となる界面準位の発生部位が、正
孔に対するヘテロ障壁から離されているため、高温工程
を経ることなく、界面の再結合準位の影響を回避でき
た。
【００２８】さらに本実施例によれば、ベース不純物濃
度を２×１０19cm-3と高くできるので、ベース幅を３０
nmと薄くしてもベースピンチ抵抗が２ｋΩと低く保たれ
ている。また、ベース幅が３０nmと薄い。これらの結果
のベース走行時間は１．５ｐsec と小さく、エミッタか
らコレクタ全体の遅延時間も２．５ｐsec となり、遮断
周波数として６０ＧＨｚ以上の値が得られた。また、エ
ピタキシャル成長後の工程における熱処理は、６５０℃
以下に抑えられているので、エピタキシャル成長によっ
て導入された高濃度のボロンの拡散は最小限に抑えら
れ、所定の素子特性が得られた。
度を２×１０19cm-3と高くできるので、ベース幅を３０
nmと薄くしてもベースピンチ抵抗が２ｋΩと低く保たれ
ている。また、ベース幅が３０nmと薄い。これらの結果
のベース走行時間は１．５ｐsec と小さく、エミッタか
らコレクタ全体の遅延時間も２．５ｐsec となり、遮断
周波数として６０ＧＨｚ以上の値が得られた。また、エ
ピタキシャル成長後の工程における熱処理は、６５０℃
以下に抑えられているので、エピタキシャル成長によっ
て導入された高濃度のボロンの拡散は最小限に抑えら
れ、所定の素子特性が得られた。
【００２９】エミッタ領域は、ＳｉＮ膜１２７、ＳｉＯ
2 膜１２６、多結晶シリコン膜１２４を反応性イオンエ
ッチングによって開口したなかに、選択的に形成したｎ
+ 多結晶シリコン膜によって規定されるので、従来例に
見られるような合わせ余裕を含む必要がなく微細化がで
きる。例えば、実施例では、合わせ余裕を０．３μm、
最小線幅を０．８μm 、ＳｉＮサイドウォール膜１２７
を０．１５μm としたので、エミッタ幅が０．５μm 、
ベース・コレクタ接合幅が２μm という、選択拡散技術
と自己整合法によるトランジスタにも匹敵する微細な素
子が得られた。
2 膜１２６、多結晶シリコン膜１２４を反応性イオンエ
ッチングによって開口したなかに、選択的に形成したｎ
+ 多結晶シリコン膜によって規定されるので、従来例に
見られるような合わせ余裕を含む必要がなく微細化がで
きる。例えば、実施例では、合わせ余裕を０．３μm、
最小線幅を０．８μm 、ＳｉＮサイドウォール膜１２７
を０．１５μm としたので、エミッタ幅が０．５μm 、
ベース・コレクタ接合幅が２μm という、選択拡散技術
と自己整合法によるトランジスタにも匹敵する微細な素
子が得られた。
【００３０】上述の実施例では、高濃度のｎ+ 多結晶シ
リコン・エミッタとｐ+ ベースの間の低濃度層として１
×１０17ｃｍ-3ボロンを含有したＳｉ層を用いたが、こ
の部分がｎ型不純物を含有するＳｉ層であっても、順バ
イアス下で完全空乏化して実質的にエミッタとして働か
ないような濃度であればに、本発明の効果を得る事がで
きる。
リコン・エミッタとｐ+ ベースの間の低濃度層として１
×１０17ｃｍ-3ボロンを含有したＳｉ層を用いたが、こ
の部分がｎ型不純物を含有するＳｉ層であっても、順バ
イアス下で完全空乏化して実質的にエミッタとして働か
ないような濃度であればに、本発明の効果を得る事がで
きる。
【００３１】図１２〜図１４は、本発明の別の実施例の
製造工程である。低濃度コレクタを形成し、素子分離を
行うまでは先の実施例の図２〜図４と同じである。図４
の構造を作成した後、この実施例ではこのウエハを水で
希しゃくした弗酸に浸して自然酸化膜を除去し、ガスソ
ースＭＢＥ法によって、５５０℃の温度でボロンを２×
１０19cm-3ドープしたｐ+ 型Ｓｉ0.9 Ｇｅ0.1 層ベース
層２０１、とボロンを１×１０17cm-3ドープしたｐ- 型
Ｓｉ層２０２を堆積する。ここでＳｉ0.9 Ｇｅ0.1 層２
０１とＳｉ層２０２の厚みは各々３０nmと１００nmであ
る。これらは単結晶Ｓｉが露出しているコレクタ層１０
３上でのみエピタキシャル成長し酸化膜上には成長しな
いように、成長条件を第１の実施例に比べて低圧力側に
設定している。
製造工程である。低濃度コレクタを形成し、素子分離を
行うまでは先の実施例の図２〜図４と同じである。図４
の構造を作成した後、この実施例ではこのウエハを水で
希しゃくした弗酸に浸して自然酸化膜を除去し、ガスソ
ースＭＢＥ法によって、５５０℃の温度でボロンを２×
１０19cm-3ドープしたｐ+ 型Ｓｉ0.9 Ｇｅ0.1 層ベース
層２０１、とボロンを１×１０17cm-3ドープしたｐ- 型
Ｓｉ層２０２を堆積する。ここでＳｉ0.9 Ｇｅ0.1 層２
０１とＳｉ層２０２の厚みは各々３０nmと１００nmであ
る。これらは単結晶Ｓｉが露出しているコレクタ層１０
３上でのみエピタキシャル成長し酸化膜上には成長しな
いように、成長条件を第１の実施例に比べて低圧力側に
設定している。
【００３２】次にＣＶＤ法によって、４００nm厚のＳｉ
Ｏ2 膜２０３を堆積し、ベースコンタクト領域のＳｉＯ
2 膜をエッチングし、このＳｉＯ2 膜をマスクとしてＢ
Ｆ2を１５ｋｅＶの加速エネルギーで１０15cm-2注入す
る。同様に、エミッタコンタクト領域のＳｉＯ2 膜をエ
ッチングし、この酸化膜をマスクとして、Ａｓイオンを
３０ｋｅＶの加速エネルギーで１０15cm-2注入する。そ
してこのウエハを８００℃、３０sec のランプアニール
法で加熱処理して、図１３に示すように、ｐ+ 型外部ベ
ース層２０４とｎ+ 型エミッタ層２０５を形成する。
Ｏ2 膜２０３を堆積し、ベースコンタクト領域のＳｉＯ
2 膜をエッチングし、このＳｉＯ2 膜をマスクとしてＢ
Ｆ2を１５ｋｅＶの加速エネルギーで１０15cm-2注入す
る。同様に、エミッタコンタクト領域のＳｉＯ2 膜をエ
ッチングし、この酸化膜をマスクとして、Ａｓイオンを
３０ｋｅＶの加速エネルギーで１０15cm-2注入する。そ
してこのウエハを８００℃、３０sec のランプアニール
法で加熱処理して、図１３に示すように、ｐ+ 型外部ベ
ース層２０４とｎ+ 型エミッタ層２０５を形成する。
【００３３】ここで、ｎ+ 型エミッタ層２０５の深さは
６０〜７０nmとなるので、ｐ+ 型ＳｉＧｅベース層２０
１との間に、３０〜４０nmの低濃度のｐ- 型Ｓｉ層２０
２が残り、本発明の構造を実現できる。
６０〜７０nmとなるので、ｐ+ 型ＳｉＧｅベース層２０
１との間に、３０〜４０nmの低濃度のｐ- 型Ｓｉ層２０
２が残り、本発明の構造を実現できる。
【００３４】その後図１４に示すように、コレクタコン
タクト領域の酸化膜をエッチングし、エミッタ，ベー
ス，コレクタのコンタクトホール側壁に酸化膜サイドウ
ォール２０６を形成し、Ａｌ／ＴｉＮ／Ｔｉよりなる電
極２０７，２０８，２０９を形成して、トランジスタを
完成する。
タクト領域の酸化膜をエッチングし、エミッタ，ベー
ス，コレクタのコンタクトホール側壁に酸化膜サイドウ
ォール２０６を形成し、Ａｌ／ＴｉＮ／Ｔｉよりなる電
極２０７，２０８，２０９を形成して、トランジスタを
完成する。
【００３５】イオン注入法で形成したｎ+ 型エミッタ層
２０５の底には、注入損傷に起因する再結合中心が多数
存在するが、第１の実施例と同様に、正孔が多数存在す
るベース層からは低濃度Ｓｉ層２０２の厚み分離れてい
るので、再結合電流によるトランジスタ特性の劣化は生
じない。
２０５の底には、注入損傷に起因する再結合中心が多数
存在するが、第１の実施例と同様に、正孔が多数存在す
るベース層からは低濃度Ｓｉ層２０２の厚み分離れてい
るので、再結合電流によるトランジスタ特性の劣化は生
じない。
【００３６】実施例ではＳｉ／ＳｉＧｅ系のヘテロ接合
バイポーラトランジスタを説明したが、本発明はこれに
限られるものではなく、例えばＳｉＣ／Ｓｉ系やＡｌＧ
ａＡｓ／ＧａＡｓ系等他の化合物半導体を用いた場合に
も同様に適用することができる。
バイポーラトランジスタを説明したが、本発明はこれに
限られるものではなく、例えばＳｉＣ／Ｓｉ系やＡｌＧ
ａＡｓ／ＧａＡｓ系等他の化合物半導体を用いた場合に
も同様に適用することができる。
【００３７】
【発明の効果】本発明によれば、ベース層上のバンドギ
ャップの大きい低濃度層によって、高いエミッタ注入効
率が確保され、従ってベース不純物濃度を高くすること
ができる。またベース層上の低濃度層は、熱平衡状態で
空乏化するように不純物濃度が低く抑えられているの
で、接合耐圧の向上とトンネル電流によるリークの低減
が図られる。さらにベース層上の低濃度層の存在によ
り、エミッタ層を選択形成してその底部に多くの界面準
位が生成されたとしても、この界面準位はベース層から
は離れているために、ベース層での界面準位に起因する
再結合電流は少なくなる。以上により、微細エミッタを
持つ優れた特性のヘテロ接合バイポーラトランジスタを
得ることができる。
ャップの大きい低濃度層によって、高いエミッタ注入効
率が確保され、従ってベース不純物濃度を高くすること
ができる。またベース層上の低濃度層は、熱平衡状態で
空乏化するように不純物濃度が低く抑えられているの
で、接合耐圧の向上とトンネル電流によるリークの低減
が図られる。さらにベース層上の低濃度層の存在によ
り、エミッタ層を選択形成してその底部に多くの界面準
位が生成されたとしても、この界面準位はベース層から
は離れているために、ベース層での界面準位に起因する
再結合電流は少なくなる。以上により、微細エミッタを
持つ優れた特性のヘテロ接合バイポーラトランジスタを
得ることができる。
【００３８】さらに、エミッタ形成に従来のような拡散
工程を用いず、製造プロセスを低温化してドーピングプ
ロプァイルの熱工程による乱れを最少限にすることがで
きる。この製造プロセスの低温化により、他の素子、例
えばＭＯＳトランジスタや反対導電型のバイポーラトラ
ンジスタなどと、素子特性を乱す事なく容易に集積化で
きる。
工程を用いず、製造プロセスを低温化してドーピングプ
ロプァイルの熱工程による乱れを最少限にすることがで
きる。この製造プロセスの低温化により、他の素子、例
えばＭＯＳトランジスタや反対導電型のバイポーラトラ
ンジスタなどと、素子特性を乱す事なく容易に集積化で
きる。
【図１】本発明の第１の実施例のヘテロ接合バイポーラ
トランジスタを示す図。
トランジスタを示す図。
【図２】同実施例のコレクタ層形成までの工程を示す
図。
図。
【図３】同実施例のＬＯＣＯＳ酸化工程を示す図。
【図４】同実施例の素子分離工程を示す図。
【図５】同実施例のベース層および低濃度層形成工程を
示す図。
示す図。
【図６】同実施例の外部ベース層形成工程を示す図。
【図７】同実施例のベース引出し電極の形成工程を示す
図。
図。
【図８】同実施例のエミッタ開口形成工程を示す図。
【図９】同実施例の多結晶シリコン・エミッタ形成工程
を示す図。
を示す図。
【図１０】同実施例の素子特性を示す図。
【図１１】同実施例の素子での界面準位と再結合電流密
度の関係を示す図。
度の関係を示す図。
【図１２】本発明の第２の実施例のベース層および低濃
度層形成までの工程を示す図。
度層形成までの工程を示す図。
【図１３】同実施例の外部ベースおよびエミッタ形成工
程を示す図。
程を示す図。
【図１４】同実施例の電極形成工程を示す図。
【図１５】従来のヘテロ接合バイポーラトランジスタを
示す図。
示す図。
１０１…ｐ型Ｓｉ基板、 １０２…ｎ+ 型サブコレクタ層、 １０３…ｎ型コレクタ層、 １０４…ＬＯＣＯＳ膜、 １０５…ｐ+ 型層、 １０６…酸化膜、 １０７…多結晶シリコン、 １０８…ｎ+ 型層、 １２０…ｐ+ 型ＳｉＧｅベース層、 １２１…ｐ- 型Ｓｉ層、 １２２…ＳｉＯ2 膜、 １２３…ｐ+ 型外部ベース層、 １２４…ベース引出し電極、 １２６…ＳｉＯ2 膜、 １２７…ＳｉＮ膜、 １２８…多結晶シリコン・エミッタ、 １２９…エミッタ電極、 １３０…ベース電極、 １３１…コレクタ電極。 ２０１…ｐ+ 型ＳｉＧｅベース層、 ２０２…ｐ- 型Ｓｉ層、 ２０４…ｐ+ 型外部ベース層、 ２０５…ｎ+ 型エミッタ層。
Claims (1)
- 【請求項１】第１導電型のコレクタ層と、 このコレクタ層上にエピタキシャル成長された，第２導
電型で高濃度のベース層と、 このベース層上に連続的にエピタキシャル成長された，
ベース層よりバンドギャップが大きくかつ熱平衡状態で
完全空乏化する低濃度層と、 この低濃度層上に形成された第１導電型のエミッタ層
と、 を有することを特徴とするヘテロ接合バイポーラトラン
ジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP81892A JPH05182980A (ja) | 1992-01-07 | 1992-01-07 | ヘテロ接合バイポーラトランジスタ |
| EP19930300064 EP0551185A3 (en) | 1992-01-07 | 1993-01-06 | Heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP81892A JPH05182980A (ja) | 1992-01-07 | 1992-01-07 | ヘテロ接合バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182980A true JPH05182980A (ja) | 1993-07-23 |
Family
ID=11484253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP81892A Pending JPH05182980A (ja) | 1992-01-07 | 1992-01-07 | ヘテロ接合バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0551185A3 (ja) |
| JP (1) | JPH05182980A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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