KR100191145B1 - 데이타 출력회로 및 반도체 기억 장치 - Google Patents

데이타 출력회로 및 반도체 기억 장치 Download PDF

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Abstract

본 발명은 동기형 반도체 메모리의 출력부에 사용되는 래치 회로를 조합한 데이터 출력 회로에 관한 것으로서, 그 목적은 전원 전압의 저하시에 있어서의 데이터 출력 속도의 저하량을 저감시키는데 있다.
래치 신호(CLK)에 따라서 데이터를 래치 및 유지하는 래치 회로(1)와, 출력 제어 신호(ALPB)에 따라서 출력 상태가 래치 회로(1)로부터의 데이터를 출력하는 상태가 되는 출력 회로(2)와, CLK를 생성하는 래치 제어 회로(3)와, ALPB를 생성하는 출력 제어 회로(4)를 구비한 데이터 출력 회로에 있어서, 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로(5)를 구비하고, 래치 회로(1)는 CLK를 한쪽의 논리 상태로 함으로써 통과 상태가 되고, 전원 전압의 저하시에 래치 제어 회로(3)는 래치 회로(1)가 통과 상태가 되는 CLK를 출력하며 출력 제어 회로(4)는 출력 회로(2)가 래치 회로(1)로부터의 데이터를 출력하는 상태가 되는 ALPB를 출력한다.

Description

데이터 출력 회로 및 반도체 기억 장치
제1도는 본 발명의 데이터 출력 회로의 원리 구성도.
제2도는 본 발명의 데이터 출력 회로의 동작을 도시하는 타이밍 챠트도.
제3도는 본 발명의 데이터 출력 회로를 반도체 메모리에 적용한 실시예의 회로도.
제4도는 종래의 데이터 출력 회도의 회로도.
제5도는 제4도의 종래의 데이터 출력 회로의 동작을 도시하는 타이밍 챠트도.
제6도는 출력 회로에 래치 회도를 부가한 종래의 데이터 출력 회로의 회로도.
제7도는 제6도의 종래의 데이터 출력 회로의 동작을 도시하는 타이밍 챠트도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 래치 회로 2,12 : 출력 회로
3,13 : 래치 제어 회로 4,14 : 출력 제어 회로
5,15 : 전원 전압 저하 검출 회로 16 : 센스 증폭기
CLK : 래치 신호 ALPB : 출력 제어 신호
VOUT : 전원 전압 저하 검출 신호
본 발명은 반도체 기억 장치의 출력부 등에 사용되는 데이터 출력 회로 및 이와 같은 데이터 출력 회로를 구비하는 반도체 기억 장치에 관한 것으로, 특히 전원 전압의 저하시의 데이터 출력 속도의 저하를 개선한 데이터 출력 회로에 관한 것이다.
반도체 기억 장치(이하, 반도체 메모리라 칭한다)에 있어서는 센스 증폭기로 메모리 소자에 기억된 데이터를 독출하고, 센스 증폭기의 출력을 데이터 출력 회로를 통하여 외부로 출력한다. 동기식 반도체 메모리에 있어서는 클럭 신호에 동기하여 데이터를 독출함으로써 고속화를 도모하고 있으나, 이 경우 출력 회로도 클럭 신호 또는 클럭 신호에 대응하는 신호에 동기하여 데이터를 출력할 필요가 있다.
제4도는 종래의 동기식 반도체 메모리의 데이터 출력 회로의 예를 도시하는 회로도이고, 제5도는 제4도의 데이터 출력 회로의 동작을 도시하는 타이밍 챠트이다.
제4도 및 제5도에 있어서, 출력 제어 신호(ALPB)는 클럭 신호에 대응하는 신호이고, 이 ALPB에 동기해서 데이터의 출력이 이루어진다. ALPB가 「하이(H)」상태일 때는 노드(a,b)의 전위는 데이터에 따라서 변화하고, 그것에 따른 출력 데이터가 얻어진다. ALPB가 「로우(L)」상태일 때는 노드(a,b)의 전위는 「H」와 「L」로 고정되고, 데이터에 상관없이 일정하다. 따라서, 최종단의 트랜지스터 TP41과 TN41은 함께 차단 상태가 되고, 출력은 하이 임피던스(Hi-Z)상태가 된다. 또한 제5도에서 설명을 간단히 하기 위하여 ALPB의 변화에 대하여 노드(a,b)의 전위 및 출력 데이터는 지연없이 변화하도록 도시하고 있지만, 실제로는 어느 정도의 지연을 갖는다. 이것은 이하의 도면에서 동일하다.
제4도의 데이터 출력 회로에 있어서, 데이터 출력 속도, 즉 출력 데이터의 상승 및 하강 속도를 가능한 한 빠르게 하는 것이 요고되고 있다. 출력 데이터의 상승 및 하강 속도는 최종단의 트랜지스터 TP41과 TN41의 상승 및 하강 속도에 의해 결정되고, 또한 트랜지스터의 속도는 트랜지스터의 구동 능력, 즉 트랜지스터의 크기로 결정된다. 따라서, 데이터 출력 속도는 트랜지스터 TP41과 TN41의 크기 여부에 따라 빠르게 지연될 수 있다. 그러나, 트랜지스터 TP41과 TN41의 크기를 지나치게 크게하여 속도를 너무 빠르게 하면, 전원이 변동하여 센스 증폭기로부터 출력되는 데이터가 일단 반전하여 다시 정규의 데이터로 복귀되기 때문에 데이터 출력 속도는 반대로 지연되는 문제가 발생한다. 따라서, 최종단의 트랜지스터의 크기는 지나치게 크게할 수 없기 때문에 데이터 출력 속도를 충분히 빨리 할 수 없고, 고속화의 문제점이 되고 있었다.
상기한 문제점을 해경하기 위하여 출력 회로 앞에 래치 회로를 부가하여 출력하는 데이터를 안정하게 유지하도록 한 후 최종단의 트랜지스터의 크기를 크게 함으로써 고속화가 이루어질 수 있다.
제6도는 출력 회로의 앞에 래치 회로를 부가한 종래의 데이터 출력 회로를 도시하는 도면이고, 제7도는 제6도의 데이터 출력 회로를 반도체 메모리의 출력부에 적용한 경우의 동작을 도시하는 타이밍 챠트이며, 좌측이 통상의 전원 전압의 경우이고, 우측이 전원 전압이 저하된 경우를 도시한다.
제6도에 있어서, 61이 래치 회로이고, 62는 제4도에 도시한 출력 회로와 동일한 출력 회로이다. 레치 신호(CLK)는 클럭 신호에 동기하는 신호이다.
제7도에 도시한 바와 같이 어드레스 신호의 변화에 대하여 데이터는 어느 일정 시간 지연되어서 독출되고, 데이터의 변화에 대응해서 래치 신호(CLK)와 출력 제어 신호(ALPB)가 변화되는 것을 한다. 래치 회로(61)는 래치 신호(CLK)가 「하이(H)」일때 전송 게이트(TG61)가 통과 상태, 전송 게이트(TG62)가 비통과 상태가 되고, 입력되는 데이터가 그대로 출력 신호 SOUT로서 출력되는 통과(through)상태가 된다. 래치 신호(CLK)가 「로우(L)」로 변화했을 때에는 전송 게이트(TG61)가 비통과 상태, 전송 게이트(TG 62)가 통과 상태가 되고, 인버터 게이트(IG62,IG63)로 구성되는 플립 플롭 회로에 그 시점의 데이터가 기억되고, 래치 신호(CLK)가 「로우(L)」인 동안에 기억된 데이터가 유지된다. 래치 신호(CLK)의 출력 제어 신호(ALPB)는 역상의 신호이고, ALPB가 「하이(H)」이고 출력 회로(62)로부터 데이터가 출력되는 동안 CLK는 「로우(L)」이고 래치 회로(61)로부터의 출력은 안정적으로 유지된다. 따라서, 출력 회로(62)의 최종단에 크기가 큰 트랜지스터를 사용하여 구동 능력을 크게 함으로써 고속솨를 도모하고 전원 전압이 변동하더라도 데이터는 래치 회로에 안정적으로 유지되고 있기 때문에 출력 데이터가 변동되지 않고 고속화가 가능하게 된다.
반도체 메모리의 출력부에 제6도에 도시하는 데이터 출력 회로를 사용하는 경우에는 반도체 메모리 내부에 있어서의 동작 속도 등을 고려하는 가능한 한 고속화를 도모하도록 래치 신호(CLK)와 출력 제어 신호(ALPB)의 주파수를 결정하고 있다. 래치 신호(CLK)와 출력 제어 신호(ALPB)의 주파수가 일단 결정된 후에는 데이터 출력 속도는 래치 신호(CLK)와 출력 제어 신호(ALPB)에 의하여 결정되게 된다.
래치 신호(CLK)와 출력 제어 신호(ALPB)는 클럭 신호로부터 생성되지만, 생성되는 신호는 전원 전압 의존성이 있기 때문에 전원 전압이 저하된 경우에는 제7도의 우측에 도시한 바와 같이 CLK와 ALPB의 「하이(H)」와 「로우(L)」의 기간의 비율이 변화하게 된다. 전술한 바와 같이 제6도의 회로에서는 CLK가 「로우(L)」로, ALPB가 「하이(H)」로 변화된 시점부터 데이터의 출력이 개시되기 때문에 통상의 전원 전압시에는 데이터가 변화된 시점부터 시간 d1이 경과된 후 데이터가 출력되지만, 전원 전압이 저하된 때에는 CLK가 「하이(H)」이고, ALPB가 「L」인 기간이 길어지므로 데이터가 변화된 시점부터 출력될 때까지의 시간 d2는 d1과 비교하여 길어지고, 그 만큼 데이터 출력 속도가 저하되는 문제가 있다. 물론, 전원 전압이 저하된 경우에는 센스 증폭기로부터 출력되는 데이터의 속도도 저하되지만, 일단 센스 증폭기로부터 출력된 데이터가 래치 신호(CLK)와 출력 제어 신호(ALPB) 때문에 지연되어 출력하게 된다.
래치 회로와 출력 회로는 데이터 출력의 고속화를 위하여 설치한 것이지만, 전원 전압 저하시에는 이들 회로가 반대로 데이터의 출력 속도를 저하시켜 래치 회로와 출력회로를 조합한 회로를 사용하지 않는 경우보다 데이터의 출력 속도가 지연되는 문제가 발생한다.
본 발명은 상기한 문제점을 고려하여 연구된 것으로, 데이터 출력의 고속화를 위하여 출력 회로에 래치 회로를 부가한 데이터 출력 회로에 있어서 전원 전압 저하시에 데이터의 출력 속도의 저하를 저감하는 데이터 출력 회로의 실현을 목적으로 한다.
제1도는 본 발명의 원리 구성도이다.
제1도에 도시한 바와 같이 본 발명의 데이터 출력 회로는 래치 신호(CLK)에 따라서 데이터를 래치 및 유지하는 래치 회로(1)와, 출력 제어 신호(ALPB)에 따라서 출력 상태가 래치 회로(1)로부터의 데이터를 출력하는 상태와 하이 임피던스 상태와의 사이에서 전환되는 출력 회로(2)와, 래치 신호(CLK)를 생성하는 래치 제어 회로(3)와, 출력 제어 신호(ALPB)를 생성하는 출력 제어 회로(4)를 구비하고 있다. 그리고, 상기 목적을 달성하기 위하여 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로(5)를 구비하고, 래치 회로(1)는 상기 래치 신호가 한쪽의 논리 상태로 될 때 입력 데이터를 그대로 출력하는 통과 상태가 되도록 구성하고, 전원 전압 저하 검출 회로(5)가 전원 전압의 저하를 검출했을 때에는 래치 제어 회로(3)는 래치 회로(1)가 통과 상태가 되는 래치 신호(CLK)를 출력하고, 출력 제어 회로(4)는 출력 회로(2)가 래치 회로(1)로부터의 데이터를 출력하는 상태가 되는 출력 제어 신호(ALPB)를 출력하는 것을 특징으로 한다.
제2도는 본 발명의 데이터 출력 회로의 동작을 도시하는 타이밍 챠트이고, 좌측이 통상의 전원 전압시의 동작이고, 우측이 전원 전압 저하시의 동작이다.
본 발명의 데이터 출력 회로는 제2도의 좌측에 도시한 바와 같이 통상의 전원 전압시에는 래치 회로(1)와 출력 회로(2)가 종래와 같이 동작하므로 고속의 데이터 출력이 가능하다. 제2도의 우측에 도시한 바와 같이 전원 전압 저하시에는 전원 전압 저하 검출 회로(5)가 이 전원 전압 저하를 검출하여 래치 제어 회로(3)에 래치 회로(1)가 통과 상태가 되는 래치 신호(CLK)를 출력시키도록 하고, 출력 제어 회로(4)에 출력 회로(2)가 레치 회로(1)로부터의 데이터를 출력하는 상태가 되는 출력 제어 신호(ALPB)를 출력시키도록 한다. 이것에 의해 래치 회로(1)와 출력 회로(2)는 단순히 데이터를 통과시키는 회로로서 동작하기 때문에 입력되는 데이터는 이들 회로를 통과하여 그대로 출력하게 된다. 따라서 래치 신호(CLK)나 출력 제어 신호(ALPB)의 변화에 의한 지연은 발생하지 않는다.
전술한 바와 같이 래치 회로(1)를 설치하는 것은 출력 회로(2)의 최종단의 트랜지스터의 구동 능력을 크게 했을 때의 노이즈의 발생에 의한 전원 전압의 변동에 기인하는 오동작을 방지하기 위한 것이다. 본 발명의 데이터 출력 회로와 같이 래치 회로(1)를 단순히 데이터를 통과시키는 회로로서 동작시켰을 경우 이와 같은 오동작이 발생하는 염려가 있으나, 전원 전압이 어느 정도 저하된 경우에는 노이즈의 발생도 제어할 수 있으므로 래치 회로(1)를 단순히 데이터를 통과시키는 회로로서 동작시켜도 문제는 발생되지 않는다.
[실시예]
제3도는 본 발명의 데이터 출력 회로를 반도체 메모리의 출력부에 적용한 실시예를 도시하는 회로도이다. 도면에서는 반도체 메모리의 센스 증폭기와 출력부만을 도시한다.이 회로의 동작은 제2도에 도시한 타이밍 챠트와 동일하고, 동작의 설명은 제2도를 참조하여 실시된다.
제3도에 있어서, 11은 래치 회로이고, 제6도에 도시한 래치 회로와 동일한 구성을 갖는다. 12는 출력 회로이고, 제4도에 도시된 회로와 동일 구성을 갖는다. 13과 14는 각각 래치 제어 회로의 출력 제어 회로이고, 입력되는 신호가 역상인 점이외에는 동일한 구성을 갖는다. 15는 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로이고, 통상의 전원 전압시에는 「로우(L)」가 되고, 전원 전압 저하시에는 「하이(H)」가 되는 검출 신호(VOUT)를 출력한다. 16는 센스 증폭기이고, 종래의 반도체 메모리에 사용되는 것과 동일한 구성을 갖는 것으로 여기에서는 구체적인 구성은 생략한다.
래치 제어 회로(13)에는 클럭 신호를 변형한 신호(CK)와 검출 신호(VOUT)가 이입력된다. VOUT가 「로우(L)」인 통상의 전원 전압시에는 P 채널 트랜지스터(TP33)가 도통 상태가 되고, 전송 게이트(TG31)는 클럭 신호(CK)에 대하여 N 채널 트랜지스터로서 동작하기 때문에 TP33과 TG31은 CK신호가 입력되는 인버터를 구성한다. 이 인버터의 출력은 인버터(IG30)에 입력되므로 래치 제어 회로(13)로부터는 신호(CK)와 동일한 래치 신호(CLK)가 출력된다. 제6도에서 설명한 바와 같이 래치 회로(11)는 래치 신호(CLK)가 「하이(H)」일 때에는 통과 상태가 되고, 래치 신호(CLK)가 「로우(L)」로 변화했을 때에 그 시점의 데이터를 래치하며, 래치 신호(CLK)가 「로우(L)」를 유지하는 동안 그 데이터를 기억하는 동시에 출력한다. VOUT가 「하이(H)」인 전원 전압 저하시에는 P 채널 트랜지스터(TP33)가 비도통 상태가 되고, 전송 게이트(TG31)는 클럭 신호(CK)에 상관없이 도통 상태가 되기 때문에 인버터(IG30)의 입력은 「로우(L)」가 되고, 인버터(IG30)의 출력인 래치 신호(CLK)는 「하이(H)」가 된다. 래치 신호(CLK)가 「하이(H)」일 때, 래치 회로(11)의 전송 게이트(TG33)는 도통 상태가 되고, 전송 게이트(TG34)는 비도통 상태가 되기 때문에 센스 증폭기(16)로부터의 출력 데이터는 2개의 인버터(IG34,IG36)를 통과하여 그대로 출력 회로(12)에 입력된다.
출력 제어 회로(14)는 클럭 신소(CK)를 인버터(IG31)에서 반전한 신호가 입력되는 점을 제외하면 래치 제어 회로(13)와 동일한 구성을 갖는다. 따라서, VOUT가 「로우(L)」인 통상의 전원 전압시에는 래치 신호(CLK)와 여강의 출력 제어 신호(ALPB)가 출력되고, VOUT가 「하이(H)」인 전원 전압 저하시에는 ALPB로서 「하이(H)」의 신호가 출력된다. 제4도에서 설명한 바와 같이 출력 회로(12)의 출력은 ALPB가 「로우(L)」일 때에는 하이 임피던스 상태가 되고, ALPB가 「하이(H)」일 때에는 입력된 데이터를 그대로 출력하는 상태가 된다.
제3도의 데아타 출력 회로는 제2도에 도시한 바와 같이 통상의 전원 전압시에는 제6도에 도시하는 종래의 회로와 같이 ALPB가 「하이(H)」일 때에는 데이터가 출력된다. 이때 CLK는 「로우(L)」이고, 래치 회로(11)는 CLK가 「로우(L)」로 변화된 시점의 데이터를 기억하고 있고, 예컨대,출력 회로(12)의 최종단에 구동 능력이 큰 트랜지스터를 사용해도 데이터는 래치 회로(11)에 안정적으로 유지되고 있으므로 고속으로 안정된 출력이 가능하다. 전원 전압 저하시에는 래치 회로(11)와 출력 회로(12)는 입력 데이터를 단순히 통과시켜서 출력시키는 것이기 때문에 센스 증폭기(16)로부터의 데이터는 래치 회로(11)와 출력 회로(12)를 통과하여 출력된다. 실제로는 래치 회로(11) 및 출력 회로(12)를 통과하는데에 어느 정도 시간을 필요로 하기 때문에 센스 증폭기(16)로부터 출력된 시점부터 어느 정도 지연되어 출력된다. 제2도에서는 이 지연량을 d4로 표시한다. 제7도의 d2와 비교해서 명백히 알 수 있는 바와 같이 d2는 출력 제어 신호(ALPB)가 「하이(H)」로 변화하는 시간으로 결정되지만 d4는 출력 제어 신호(ALPB)에 영향을 받지 않는다. 실제로 조건을 결정할 경우에는 전원 전압의 저하에 의한 ALPB가 「하이(H)」로 변화하는 시간의 지연과, 지연량(d4)과, 전원 전압의 저하에 의한 노이즈의 영향의 저하를 감한하여 전원 전압 저하 검출 회로의 임계치 등을 결정한다.
본 발명에 의하면, 동기형 반도체 메모리 등의 출력부에 사용되는 래치 회로를 조합한 데이터 출력 회로에 있어서, 전원 전압의 저하시에 데이터 출력 속도의 저하를 저감할 수 있다.

Claims (4)

  1. 래치 신호(CLK)에 따라서 데이터를 래치 및 유지하는 래치 회로(1)와, 출력 제어 신호(ALPB)에 따라서 출력 상태가 상기 래치 회로(1)로부터 데이터를 출력하는 상태와 하이 임피던스 상태와의 사이에서 전환되는 출력 회로(2)와, 상기 래치 신호(CLK)를 생성하는 래치 제어 회로(3)와, 상기 출력 제어 신호(ALPB)를 생성하는 출력 제어 회로(4)를 구비하는 데이터 출력 회로에 있어서, 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로(5)를 포함하고; 상기 래치 회로(1)는 상기 래치 신호가 2개의 논리 상태 중 한 쪽의 논리 상태로 설정된 경우에 그 입력 데이터를 직접 출력하는 통과 상태로 변경하도록 구성되며; 상기 전원 전압 저하 검출 회로(5)가 전원 전압의 저하를 검출한 경우에 전원 전압 저하 검출 신호(VOUT)를 출력하고, 이 전원 전압 저히 검출 신호(VOUT)에 따라서, 사익 래치 제어 회로(3)는 상기 래치 회로(1)가 통과상태로 되는 래치 신호(CLK)를 출력하고 상기 출력 제어 회로(4)는 상기 출력 회로(2)가 상기 래치 회로(1)로부터의 데이타를 출력하는 상태로 되는 출력 제어 신호(ALPB)를 출력하는 것을 특징으로 하는 데이터 출력 회로.
  2. 제1항에 있어서, 통상의 전원 전압시에 상기 래치 신호(CLK)와 상기 출력 제어 신호(ALPB)는 서로 역상의 신호인 것을 특징으로 하는 데이터 출력 회로.
  3. 제1항에 있어서, 상기 래치 회로(1)는 상기 래치 신호(CLK)에 따라 도통 상태로 변화하는 전송 게이트를 포함하는 것을 특징으로 하는 데이터 출력 회로.
  4. 래치 신호(CLK)에 따라서 데이터를 래치 및 유지하는 래치 회로(1)와, 출력 제어 신호(ALPB)에 따라서 출력 상태가 상기 래치 회로(1)로부터 데이터를 출력하는 상태와 하이 임피던스 상태와의 사이에서 전환되는 출력 회로(2)와, 상기 래치 신호(CLK)를 생성하는 래치 제어 회로(3)와, 상기 출력 제어 신호(ALPB)를 생성하는 출력 제어 회로(4)와, 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로(5)를 포함하고; 상기 래치 회로(1)는 상기 래치 신호가 2개의 논리 상태 중 한쪽의 논리 상태로 설정된 경우에 그 입력 데이터를 직접 출력하는 통과 상태로 변경하도록 구성되며; 상기 전원 전압 저하 검출 회로(5)가 전원 전압의 저하를 검출한 경우에 전원 전압 저하 검출 신호(VOUT)를 출력하고, 이 전원 전압 저하 검출 신호(VOUT)에 따라서, 상기 래치 제어 회로(3)는 상기 래치 회로(1)가 통과상태로 되는 래치 신호(CLK)를 출력하고 상기 출력 제어 회로(4)는 상기 출력 회로(2)가 상기 래치 회로(1)로부터의 데이터를 출력하는 상태로 되는 출력 제어 신호(ALPB)를 출력하는 데이터 출력 회로를 출력부에 구비한 것을 특징으로 하는 반도체 기억 장치.
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