KR0177864B1

KR0177864B1 - 펄스 신호 정형 회로

Info

Publication number: KR0177864B1
Application number: KR1019950038012A
Authority: KR
Inventors: 이사무 고바야시; 야스히로 야마모토
Original assignee: 세키자와 다다시; 후지쓰 가부시키가이샤
Priority date: 1994-12-26
Filing date: 1995-10-30
Publication date: 1999-04-01
Also published as: US5812000A; KR960026760A; JPH08181587A; JP3461944B2

Abstract

본 발명은 입력신호에 기초하여 소정의 펄스 폭의 신호를 안정되게 생성할 수 있는 펄스 신호 정형회로를 제공하는 것을 목적으로 한다.

입력회로(19)는 입력신호(IN)의 변화를 파악하여 출력한다. 지연회로(20)는 상기 입력회로(19)의 출력신호를 지연시켜 출력한다. 신호 합성회로(21)는 상기 입력회로(19)의 출력신호와 상기 지연회로(20)의 출력신호가 입력되고, 상기 입력회로(19)의 출력신호에 기초하여 상기 지연회로(20)의 지연시간에 상당하는 펄스 폭의 펄스 신호(OUT)를 출력한다

Description

펄스 신호 정형 회로

제1도는 본 발명의 원리 설명도.

제2도는 독출 데이터 출력부를 도시하는 블록도.

제3도는 제1 실시예를 도시하는 회로도.

제4도는 제3도의 동작을 도시하는 타이밍 파형도.

제5도는 제2 실시예를 도시하는 회로도.

제6도는 제5도의 동작을 도시하는 타이밍 파형도.

제7도는 데이터 전송 장치를 도시하는 블록도.

제8도는 제3 실시예를 도시하는 회로도.

제9도는 지연 회로를 도시하는 회로도.

제10도는 제8도의 동작을 도시하는 타이밍 파형도.

제11도는 제4 실시예를 도시하는 회로도.

제12도는 지연 회로의 다른 예를 도시하는 회로도.

제13도는 제5 실시예를 도시하는 회로도.

제14도는 제6 실시예를 도시하는 회로도.

제15도는 제1 종래예를 도시하는 회로도.

제16도는 제15도의 동작을 도시하는 타이밍 파형도.

제17도는 제2 종래예를 도시하는 블록도.

제18도는 제17도의 동작을 도시하는 타이밍 파형도.

제19도는 제17도의 동작을 도시하는 타이밍 파형도.

* 도면의 주요부분에 대한 부호의 설명

19 : 입력 회로 20 : 지연 회로

21 : 신호 합성 회로 IN : 입력 신호

OUT : 펄스 신호

본 발명은 반도체 집적 회로내에 있어서, 입력되는 펄스 신호에 기초하여 소정의 펄스 폭의 펄스 신호를 생성하는 펄스 신호 정형 회로에 관한 것이다.

반도체 집적 회로에서는 여러가지의 내부 회로의 동작이 소정의 제어 신호에 의해 제어된다. 이러한 제어 신호는 외부에서 반도체 집적 회로에 입력되는 외부 클록 신호, 또는 내부에서 생성되는 신호에 기초하여 펄스 신호 정형 회로에 의해 생성된다.

최근에, 반도체 집적 회로의 동작 속도는 점점 향상되어 내부 회로의 동작을 제어하기 위한 제어 신호의 주파수도 높아지는 경향이 있다. 따라서, 펄스 신호 정형 회로에서는 내부 회로에서 필요로 하는 고주파수의 제어 신호를 안정되게 생성할 필요가 있다.

펄스 신호 정형 회로의 제1 종래예를 제15도에 도시한다. 입력 신호(IN1)는 인버터 회로(1a)의 입력 단자에 입력되고, 이 인버터 회로(1a)의 출력 단자, 즉 노드 N1은 인버터 회로(1b)의 입력 단자에 접속된다.

상기 인버터 회로(1a)를 구성하는 N 채널 MOS 트랜지스터의 소스는 N 채널 MOS 트랜지스터(Tr1)를 통하여 접지(GND)에 접속된다. 상기 노드 N1은 P 채널 MOS 트랜지스터(Tr2)를 통하여 전원(Vcc)에 접속된다.

따라서, 상기 인버터 회로(1a)와, 트랜지스터(Tr1, Tr2)에 의해 NAND 회로가 구성된다. 그리고, 입력 신호(IN1, IN2)가 함께 H 레벨이 되면, 노드 N1은 L 레벨이 되고, 입력 신호(IN1, IN2)의 적어도 한 쪽이 L 레벨이 되면, 노드 N1은 H 레벨이 된다.

상기 인버터 회로(1b)의 출력 단자는 인버터 회로(1c)의 입력 단자에 접속되고, 이 인버터 회로(1c)의 출력 단자, 즉 노드 N2는 인버터 회로(1d)의 입력 단자에 접속된다.

상기 인버터 회로(1d)를 구성하는 N채널 MOS 트랜지스터의 소스는 N 채널 MOS 트랜지스터(Tr3)를 통하여 접지(GND)에 접속된다. 또한, 상기 인버터 회로(1d)의 출력 단자는 P 채널 MOS 트랜지스터(Tr4)를 통하여 전원(Vcc)에 접속된다. 상기 트랜지스터(Tr3, Tr4)의 게이트는 상기 노드 N1에 접속된다.

따라서, 상기 인버터 회로(1d)와, 트랜지스터(Tr3, Tr4)에 의해 NAND 회로가 구성된다. 그리고, 노드 N1, N2가 함께 H 레벨이 되면, 인버터 회로(1d)의 출력 신호는 L 레벨이 되고, 노드 N1, N2의 적어도 한 쪽이 L 레벨이 되면, 인버터 회로(1d)의 출력 신호는 H 레벨이 된다.

상기 인버터 회로(1d)의 출력 신호는 2단의 인버터 회로(1e)를 통하여 출력신호(OUT)로서 출력된다.

이와 같이 구성된 펄스 신호 정형 회로의 동작을 제16도에 따라서 설명한다. 입력 신호(IN1, IN2)는 그 주파수 및 펄스 폭이 거의 같은 신호가 입력된다.

그리고, 입력 신호(IN1)로서 H 레벨의 펄스 신호(P1)가 입력되고, 그 펄스 신호(P1)보다 위상이 늦은 H 레벨의 펄스 신호(P2)가 입력 신호(IN2)로서 입력되면, 펄스 신호(P1, P2)가 함께 H 레벨이 된 시점에서 노드 N1은 L 레벨로 하강한다.

이어서, 펄스 신호(P1)가 L레벨로 하강하면, 노드 N1이 H 레벨로 상승한다. 따라서, 노드 N1은 펄스 신호(P1, P2)가 함께 H 레벨이 되는 시간 t1에서 L 레벨이 된다.

노드 N1은 인버터 회로(1b, 1c)를 통하여 노드 N2에 전달된다. 따라서, 노드 N2는 노드 N1의 하강으로부터 지연 시간 t2 후에 하강하고, 펄스 폭 t1에서 L 레벨이 된다. 그리고, 펄스 신호(P1, P2)의 위상차가 지연 시간 t2 보다 짧은 경우에는 노드 N1의 상승에 앞서 노드 N2가 하강한다.

그렇게 하면, 출력 신호(OUT)는 노드 N1의 하강으로부터 노드 N2의 상승까지의 시간 폭 t1+t2에서 H 레벨이 된다.

또한, 입력 신호(IN1, IN2)로서 위상이 거의 일치하는 펄스 신호(P3, P4)가 입력되면, 노드 N1, N2의 L 레벨의 펄스 폭이 길어지고, 이것에 수반하여 출력 신호(OUT)의 H 레벨의 펄스 폭이 길어진다.

이러한 펄스 신호 정형 회로는 예컨대, RAM에 내장되고, 독출 데이터를 래치하는 래치 회로의 동작을 제어하는 제어 신호의 생성 회로로서 사용된다. 그리고, RAM을 제어하는 신호가 입력 신호(IN1, IN2)로서 입력된다.

예컨대, 래치 회로는 출력 신호(OUT)의 상승에 기초하여 독출 데이터를 래치하고, 출력 신호(OUT)의 하강에 기초하여 래치 데이터를 출력 회로에 출력한다.

따라서, 상기 펄스 신호 정형 회로는 입력 신호(IN1, IN2)에 기초하여 H 레벨의 펄스 폭이 일정 시간 이상이 되는 출력 신호(OUT)를 생성하도록 동작한다.

제17도는 펄스 신호 정형 회로의 제2 종래예를 도시한다. 이 펄스 신호 정형 회로는 반도체 집적 회로에 내장되고, 외부로부터 입력되는 외부 클록 신호에 기초하여 동일한 외부 클록 신호에 동기한 내부 클록 신호를 생성하여 내부 회로에 공급하는 것이다.

외부 클록 신호(C)는 전환 회로(2)에 입력된다. 내부 발전 회로(3)는 상기 외부 클록 신호(C)보다 저주파수의 발진 신호(OS)를 상기 전환 회로(2)에 출력한다.

상기 전환 회로(2)는 일정 주파수 이상의 외부 클록 신호(C)가 입력되고 있을 때는 그 외부 클록 신호(C)를 내부 회로에 클록 신호(CLK)로서 출력한다.

또한, 상기 전환 회로(2)에 입력되는 외부 클록 신호(C)가 일정 주파수 이하가 된 경우, 즉 예컨대, 외부 클록 신호(C)가 입력되지 않은 경우, 전환 회로(2)는 설정된 주기 이상에 걸쳐서 펄스 신호가 입력되지 않는 것을 검지하여 상기 내부 발진 회로(3)의 발진 신호(OS)를 클록 신호(CLK)로서 출력한다.

이러한 펄스 신호 정형 회로의 동작을 제18도에 따라서 설명한다. 외부 클록 신호(C)가 전환 회로(2)에 입력되면, 전환 회로(2)는 그 외부 클록 신호(C)를 클록 신호(CLK)로서 출력한다.

또한, 외부 클록 신호(C)가 정지하여 전환 회로(2)에 설정된 주기 t1 이상에 걸쳐서 펄스 신호가 입력되지 않으면, 전환 신호(S1)가 H 레벨로 상승한다. 그리고, 그 전환 신호(S1)에 기초하여 내부 발진 회로(3)의 발진 신호(OS)가 클록 신호(CLK)로서 출력된다.

이러한 동작에 의해, 외부 클록 신호(C)가 정지한 경우에도 발진 신호(OS)를 클록 신호(CLK)로서 공급할 수 있으므로, 내부 회로의 동작을 유지할 수 있다.

상기 제1 종래예에서는 제16도에 도시된 바와 같이, 입력 신호(IN1, IN2)의 H 레벨의 펄스 신호(P5, P6)의 위상차가 커져서 노드 N1의 상승 후에 노드 N2가 하강하는 상태가 되면, 출력 신호(OUT)로서 펄스 폭 t3의 짧은 펄스 신호가 연속하여 출력된다.

이러한 출력 신호(OUT)에서는 H 레벨이 되는 시간이 짧기 때문에, 래치 회로에서 확실히 래치 동작이 행해지기 전에 출력 신호(OUT)가 하강하고, 래치 신호가 출력된다.

따라서, 출력 신호(OUT)의 H 레벨의 펄스 폭이 짧기 때문에, 정확한 데이터를 래치하여 출력할 수 없는 경우가 있다.

상기 제2 종래예에서는 외부 클록 신호(C)와 발진 신호(OS)는 전혀 동기하지 않는다. 그리고, 제19도에 도시된 바와 같이 전환 신호(S1)가 상승할 때, 발진 신호(OS)가 H 레벨에 있으면, 전환 회로(2)로부터 H 레벨의 펄스 폭이 극단적으로 짧은 클록 신호(CLK1)가 출력되는 경우가 있다.

또한, 전환 신호(S1)가 L 레벨로 하강할 때, 발진 신호(OS)가 하강하고, 계속해서, 외부 클록 신호(C)가 상승하면, H 레벨의 펄스 폭이 길고, 또한 글리치(glitch)를 포함하는 클록 신호(CLK2)가 출력되는 경우가 있다.

따라서, 이러한 클록 신호(CLK1, CLK2)가 내부 회로에 입력되면, 그 내부 회로가 오동작을 야기한다.

본 발명의 목적은 입력 신호에 기초하여 소정의 펄스 폭의 신호를 안정되게 생성할 수 있는 펄스 신호 정형 회로를 제공하는 것이다.

제1도는 청구 범위 제1항의 원리 설명도이다. 즉, 입력 회로(19)는 입력 신호(IN)의 변화를 포착하여 제1 펄스 신호를 출력한다. 지연 회로(20)는 신호 합성 회로(21)에서 출력된 제2 펄스를 수신하여 소정 시간 지연시켜 출력한다. 신호 합성 회로(21)는 상기 입력 회로(19)의 출력 신호와 상기 지연 회로(20)의 출력 신호가 입력되고, 상기 입력 회로(19)의 출력 신호에 기초하여 상기 지연 회로(20)의 지연 시간에 상당하는 거의 일정한 펄스 폭을 갖는 펄스 신호(OUT)를 출력한다.

또한, 청구 범위 제2항에서는 제3도에 도시된 바와 같이, 입력 회로는 복수의 입력 신호가 입력되는 부논리곱 회로(8a, Tr5, Tr6)로 구성되고, 상기 지연 회로는 복수단의 인버터 회로(8c, 8f)로 구성되며, 상기 신호 합성 회로는 상기 입력 회로의 출력 신호와 상기 지연 회로의 출력 신호가 입력되는 부논리곱 회로로 구성된다.

또한, 청구 범위 제3항에서는 제5도에 도시된 바와 같이, 입력 회로는 하나의 입력 신호가 입력되는 인버터 회로(8a)로 구성되고, 상기 지연 회로는 복수단의 인버터 회로(8c, 8f)로 구성되며, 상기 신호 합성 회로는 상기 입력 회로의 출력 신호와 상기 지연 회로의 출력 신호가 입력되는 부논리곱 회로(8b, Tr7, Tr8)로 구성된다.

또한, 청구 범위 제4항에서는 제8도에 도시된 바와 같이, 입력 회로에는 하나의 입력 신호가 입력되고, 상기 입력 신호의 주파수가 미리 설정된 소정의 주파수보다 높을 때, 상기 입력 신호를 출력하는 동시에, 상기 입력 신호가 상기 소정의 주파수보다 낮을 때, 상기 소정 주파수를 출력하는 발진 회로(15a, Tr11, Tr12, 15b, 15c, 16a; 15d, Tr13, Tr14, 15e, 15f, 16b)로 구성되며, 지연 회로는 복수단의 인버터회로(15g)로 구성되고, 신호 합성 회로는 상기 발진 회로의 출력 신호가 클록 신호로서 입력되며, 출력 신호가 상기 지연 회로를 통하여 입력 데이터로서 입력되는 D 플립플롭 회로(17)로 구성된다. 상기 발진 회로의 출력 신호의 주파수와 상기 지연 회로에 의해 설정되는 주파수 중에서 저주파수의 신호가 출력된다.

또한, 청구 범위 제5항에서는 제8도에 도시된 바와 같이, 발진 회로에는 부논리곱 회로(15a, Tr11, Tr12; 15d, Tr13, Tr14)와 복수단의 인버터 회로(15b, 15c, 15e, 15f)가 고리형으로 접속되고, 상기 부논리곱 회로에 상기 입력 신호가 입력되며, 상기 인버터 회로의 사이에 신호의 상승을 지연시켜 출력하는 지연 회로(16a, 16b)를 개재시켜서 구성하고, 상기 지연 회로의 지연 시간이 상기 입력 신호의 펄스 폭보다 크게 설정된다.

또한, 청구 범위 제6항에서는 제8도에 도시된 바와 같이, 발진 회로는 제1발진 회로와 제2 발진 회로로 이루어지는 2단의 발진 회로가 직렬로 접속되며, 상기 제1 발진 회로의 부논리곱 회로(15a, Tr11, Tr12)에 상기 입력 신호가 입력되고, 상기 제1 발진 회로의 부논리곱 회로(15a, Tr11, Tr12)의 출력 신호가 상기 제2 발진 회로의 부논리곱 회로(15d, Tr13, Tr14)에 입력된다.

또한, 청구 범위 제7항에서는 제9도에 도시된 바와 같이, 지연 회로는 짝수단의 인버터 회로(15i, 15j)와 상기 지연 회로의 입력 신호가 리세트 신호로서 입력되는 리세트 회로(Tr15, C)로 구성되며, 상기 지연 회로의 입력 신호의 상승에 기초하는 출력 신호의 상승의 지연이 크고, 상기 지연 회로의 입력 신호의 하강에 기초하는 출력 신호의 하강의 지연은 상기 리세트 회로의 동작에 의해 작아진다.

또한, 청구 범위 제8항에서는 제9도에 도시된 바와 같이, 지연 회로는 L 레벨을 출력하기 어려운 첫째 단의 인버터 회로(15i)와, H 레벨을 출력하기 어려운 다음 단의 인버터 회로(15j)와, 리세트 회로(Tr15, C)로 구성되며, 상기 리세트 회로는 다음 단의 인버터 회로의 입력 단자와 저전위측 전원과의 사이에 접속되는 용량(C)과, 상기 입력 단자와 고전위측 전원과의 사이에 접속되는 동시에 게이트에 상기 지연 회로의 입력 신호가 입력되는 P 채널 MOS 트랜지스터(Tr15)로 구성된다.

또한, 청구 범위 제9항에서는 제12도에 도시된 바와 같이, 지연 회로는 첫째단의 인버터 회로가 입력 신호와 리세트 신호가 입력되는 부논리곱 회로(15k, Tr16, Tr17)로 구성된다.

또한, 청구 범위 제10항에서는 제8도에 도시된 바와 같이, 발진 회로는 입력 신호가 미리 설정된 주기보다 긴 시간에서 H 레벨로 유지될 때, 상기 주기의 발진 신호를 출력하고, 상기 주기보다 짧은 주기의 입력 신호는 동일한 주기로 출력하는 제1 발진 회로(15a, Tr11, Tr12, 15b, 15c, 16a)와, 입력 신호가 미리 설정된 주기보다 긴 시간에서 L 레벨로 유지될 때, 상기 주기의 발진 신호를 출력하며, 상기 주기보다 짧은 주기의 입력 신호는 동일한 주기로 출력하는 제2 발진 회로(15d, Tr13, Tr14, 15e, 15f, 16b)로 구성되고, 상기 제1 및 제2 발진 회로의 출력 신호가 상기 D 플립플롭 회로(17)에 입력된다.

또한, 청구 범위 제11항에서는 제13도에 도시된 바와 같이, 상기 D 플립플롭 회로(17)의 출력 신호가 배타적 논리합 회로(22)의 한 쪽의 입력 단자에 입력되고, 상기 D 플립플롭 회로의 출력 신호가 짝수단의 인버터 회로(15h)를 통하여 상기 배타적 논리합 회로의 다른 쪽의 입력 단자에 입력되며, 상기 배타적 논리합 회로로부터 출력 신호가 출력된다.

또한, 청구 범위 제12항에서는 제14도에 도시된 바와 같이, 상기 입력 신호가 배타적 논리합 회로(24)의 한 쪽의 입력 단자에 입력되고, 상기 입력 신호를 홀수단의 인버터 회로(23)를 통하여 상기 배타적 논리합 회로의 다른 쪽의 입력 단자에 입력되며, 상기 배타적 논리합 회로의 출력 신호가 상기 제2 발진 회로(15d, Tr13, Tr14, 15e, 15f, 16b)에 입력된다.

청구 범위 제1항에서는 입력 신호의 변화에 기초하여 지연 회로에서 설정된 펄스 폭을 갖는 출력 신호가 출력된다.

청구 범위 제2항에서는 복수의 입력 신호의 논리곱 신호의 변화에 기초하여 지연 회로에서 설정된 펄스 폭을 갖는 출력 신호가 출력된다.

청구 범위 제3항에서는 하나의 입력 신호의 변화에 기초하여 지연 회로에서 설정된 펄스 폭을 갖는 출력 신호가 출력된다.

청구 범위 제4항에서는 입력 신호와, 발진 회로에서 설정된 주파수와, 신호합성 회로에서 설정된 주파수 중 가장 낮은 주파수가 출력된다.

청구 범위 제5항에서는 입력 신호가 지연 회로의 지연 시간 이상에 걸쳐서 변화하지 않으면, 지연 회로의 지연 시간으로 설정되는 주파수의 신호가 발진회로로부터 출력된다.

청구 범위 제6항에서는 입력 신호가 H 레벨이 된 상태로 제1 발진 회로의 지연 회로의 지연 시간 이상에 걸쳐서 변화하지 않으면, 제1 지연 회로의 지연 시간으로 설정되는 주파수의 신호가 제2 발진 회로에서 출력되고, 입력 신호가 L 레벨이 된 상태로 제2 발진 회로의 지연 회로의 지연 시간 이상에 걸쳐서 변화하지 않으면, 제2 지연 회로의 지연 시간으로 설정되는 주파수의 신호가 제2 발진 회로에서 출력된다.

청구 범위 제7항에서는 지연 회로의 입력 신호의 상승에 기초한 출력 신호의 상승의 지연이 크고, 상기 지연 회로의 입력 신호의 하강에 기초한 출력 신호의 하강의 지연은 상기 리세트 회로의 동작에 의해 작아진다.

청구 범위 제8항에서는 지연 회로에 L레벨이 입력되면, P 채널 MOS 트랜지스터가 온되어 용량이 순간적으로 충전됨으로써, 출력 신호가 빠르게 L 레벨이 된다. 지연 회로에 H 레벨이 입력되면, 첫째 단의 인버터 회로에 의해 용량이 서서히 방전됨으로써, H 레벨의 출력 신호가 지연되어 출력된다.

청구 범위 제9항에서는 지연 회로에 L 레벨이 입력되면, 첫째 단의 인버터 회로의 동작에 상관없이 다음 단의 인버터 회로의 입력 레벨이 H 레벨이 되며, 출력 신호가 빠르게 L 레벨이 된다. 지연 회로에 H 레벨이 입력되면, 첫째 단의 인버터 회로의 동작에 기초하여 다음 단의 인버터 회로의 입력 레벨이 서서히 L 레벨이 됨으로써, H 레벨의 출력 신호가 지연되어 출력된다.

청구 범위 제10항에서는 D 플립플롭 회로에 의해 출력 신호의 최고 주파수가 제한되고, 제1 및 제2 발진 회로 및 D 플립플롭 회로의 각 지연 회로의 지연 시간의 설정에 의해 임의의 분주비를 복수 설정하는 것이 가능하게 된다.

청구 범위 제11항에서는 D 플립플롭 회로의 출력 신호의 2배의 주파수가 배타적 논리합 회로로부터 출력된다.

청구 범위 제12항에서는 입력 신호의 상승 및 하강에 기초하여 배타적 논리합 회로로부터 L 레벨의 펄스 폭이 일정해지는 펄스 신호가 출력된다. 또한, 입력 신호가 H 레벨 또는 L 레벨로 일정해지면, 배타적 논리합 회로의 출력 신호는 H 레벨이 된다.

[실시예]

[제1 실시예]

제2도는 본 발명의 제1 및 제2 실시예에 관한 반도체 기억 장치의 독출 데이터 출력부를 도시한다.

데이터 래치 회로(4)에는 메모리 셀 어레이 등으로부터 구성되는 내부 회로(5)로부터 판독된 독출 데이터(D)가 입력된다. 상기 데이터 래치 회로(4)에는 펄스 신호 정형 회로(6)가 접속되고, 그 펄스 신호 정형 회로(6)에는 상기 내부 회로(5)의 동작을 제어하는 제어 회로로부터 출력 제어 신호(IN)가 입력된다.

상기 펄스 신호 정형 회로(6)는 출력제어 신호(IN)에 기초하여 출력 신호(OUT)를 상기 데이터 래치 회로(4)에 출력한다. 상기 데이나 래치 회로(4)는 펄스 신호 정형 회로(6)의 출력 신호(OUT)의 L레벨로부터 H 레벨로의 상승에 기초하여 독출 데이나(D)를 래치한다. 또한, 데이터 래치 회로(4)는 상기 출력 신호(OUT)의 H 레벨로부터 L 레벨로의 하강에 기초하여 래치된 독출 데이터(D)를 출력 회로(7)에 출력한다.

상기 출력 회로(7)는 상기 데이터 래치 회로(4)의 출력 신호를 증폭하여 출력데이타(Dout)로서 출력한다.

상기 펄스 신호 정형 회로(6)의 제1 실시예를 제3도에 따라서 설명한다. 상기 출력제어 신호(IN)는 입력 신호(IN1, IN2)로서 입력된다.

상기 입력 신호(IN1)는 인버터 회로(8a)의 입력 단자에 입력되고, 동일한 인버터 회로(8a)의 출력 단자, 즉 노드 N3은 인버터 회로(8b)의 입력 단자에 접속된다.

상기 인버터 회로(8a)를 구성하는 N 채널 MOS 트랜지스터의 소스는 N 채널 MOS트랜지스터(Tr5)를 통하여 접지(GND)에 접속된다. 상기 노드 N3은 P 채널 MOS 트랜지스터(Tr6)를 통하여 전원(Vcc)에 접속된다.

상기 트랜지스터(Tr5, Tr6)의 게이트에는 상기 입력 신호(IN2)가 입력된다. 따라서, 인버터 회로(8a)와, 트랜지스터(Tr5, Tr6)에 의해 NAND 회로가 구성되며, 입력 신호(IN1, IN2)가 함께 H 레벨이 되면, 노드 N3이 L 레벨이 된다.

상기 인버터 회로(8b)의 출력 단자, 즉 노드 N4는 인버터 회로(8c)의 입력 단자에 접속된다. 상기 인버터 회로(8b)를 구성하는 N 채널 MOS 트랜지스터의 소스는 N 채널 MOS 트랜지스터(Tr7)를 통하여 접지(GND)에 접속된다. 상기 노드 N4는 P 채널 MOS 트랜지스터(Tr8)를 통하여 전원(Vcc)에 접속된다.

상기 트랜지스터(Tr7, Tr8)의 게이트에는 후기 노드 N6이 입력된다. 따라서, 상기 인버터 회로(8b)와, 트랜지스터(Tr7, Tr8)에 의해 NAND 회로가 구성되고, 노드 N3, N6이 함께 H 레벨이 되면, 노드 N4가 L 레벨이 된다.

상기 인버터 회로(8c)의 출력 단자는 상기 인버터 회로(8d)의 입력 단자에 접속되고, 동일한 인버터 회로(8d)의 출력 단자로부터 출력 신호(OUT)가 출력된다.

상기 노드 N4는 인버터 회로(8e)의 입력 단자에 접속되고, 동일한 인버터 회로(8e)의 출력 단자, 즉 노드 N6은 상기 트랜지스터(Tr7, Tr8)의 게이트에 접속된다.

상기 인버터 회로(8e)를 구성하는 N 채널 MOS 트랜지스터의 소스는 N 채널 MOS 트랜지스터(Tr9)를 통하여 접지(GND)에 접속되고, 상기 노드 N6은 P 채널 MOS 트랜지스터(Tr10)를 통하여 전원(Vcc)에 접속된다.

상기 인버터 회로(8c)의 출력 단자는 직렬로 접속된 2단의 인버터 회로(8f)의 입력 단자에 접속되며, 동일한 인버터 회로(8f)의 출력 단자, 즉 노드 N5는 상기 트랜지스터(Tr9, Tr10)의 게이트에 접속된다.

따라서, 상기 인버터 회로(8e)와, 트랜지스터(Tr9, Tr10)에 의해 NAND 회로가 구성되고, 상기 노드 N4, N5가 함께 H 레벨이 되면, 노드 N6이 L 레벨이 된다.

다음에, 상기한 바와 같이 구성된 펄스 신호 정형 회로(6)의 동작을 제4도에 따라서 설명한다.

입력 신호(IN1, IN2)는 그 주파수 및 펄스 폭이 거의 같은 신호가 입력된다.

그리고, 입력 신호(IN1)로서 H 레벨의 펄스 신호(P1)가 입력되고, 그 펄스 신호(P1)로부터 위상이 늦은 H 레벨의 펄스 신호(P2)가 입력 신호(IN2)로서 입력되면, 펄스 신호(P1, P2)가 함께 H 레벨이 된 시점에서 노드 N3이 L 레벨로 하강한다.

이어서, 펄스 신호(P1)가 L 레벨로 하강하면, 노드 N3이 H 레벨로 상승한다. 따라서, 노드 N3은 펄스 신호(P1, P2)가 함께 H 레벨이 되는 시간 t1에서 L 레벨이 된다.

노드 N3이 하강하면, 노드 N4가 H 레벨로 상승하고, 출력 신호(OUT)가 H 레벨로 상승한다.

노드 N4가 H 레벨로 상승하면, 그 전의 사이클의 동작에 의해 노드 N5는 H 레벨로 유지되어 있기 때문에, 노드 N6이 L 레벨로 하강한다. 그렇게 하면, 트랜지스터(Tr7)가 오프되는 동시에, 트랜지스터(Tr8)가 온되며, 노드 N4는 노드 N3에 상관없이 H 레벨이 된다.

또한, 노드 N4의 상승으로부터 인버터 회로(8c, 8f)의 동작 시간에 의한 지연 시간 t4 후에 노드 N5가 L 레벨로 하강한다. 그렇게 하면, 노드 N6이 H 레벨로 상승하며, 이 때 노드 N3이 H 레벨로 복귀하고 있으므로, 노드 N4는 L 레벨로 하강하고, 출력 신호(OUT)가 L 레벨이 된다. 그리고, 노드 N4의 하강으로부터 지연 시간 t4 후에 노드 N5가 H 레벨로 복귀한다.

따라서, 출력 신호(OUT)의 H 레벨의 펄스 폭은 상기 지연 시간 t4 보다 약간 길어진다.

또한, 입력 신호(IN1, IN2)로서 위상이 거의 일치하는 펄스 신호(P3, P4)가 입력되면, 노드 N3의 L 레벨의 펄스 폭이 길어지고, 노드 N6의 상승시에는 아직 노드 N3은 L 레벨에 있다.

따라서, 노드 N4의 H 레벨의 펄스 폭은 노드 N3의 L 레벨의 펄스 폭과 같아지고, 이것에 따라서 출력 신호(OUT)의 H 레벨의 펄스 폭이 길어진다.

입력 신호(IN1, IN2)의 H 레벨의 펄스 신호(P5, P6)의 위상차가 커지면, 노드 N3의 L 레벨의 펄스 폭 t5가 짧아진다. 이 경우에도, 노드 N4의 H 레벨의 펄스 폭은 상기 지연 시간 t4 보다 약간 길어지고, 노드 N4와 같은 펄스 폭으로 H 레벨이 되는 출력 신호(OUT)가 출력된다.

이상과 같이, 이 펄스 신호 정형 회로(6)에서는 입력 신호(IN1, IN2)의 위상차에 상관없이, 인버터 회로(8c, 8f)에 의한 지연 시간 t4 이상의 펄스 폭으로 H 레벨이 되는 출력 신호(OUT)를 출력할 수 있다.

따라서, 이러한 출력 신호(OUT)를 데이터 래치 회로(4)에 출력함으로써, 그 출력 신호(OUT)의 상승으로 데이터 래치 회로(4)에 데이터(D)를 래치시키고, 래치된 데이터(D)를 출력신호(OUT)의 하강으로 데이터 래치 회로(4)로부터 확실히 출력시킬 수 있다.

[제2실시예]

상기 펄스 신호 정형 회로(6)의 제2 실시예를 제5도에 따라서 설명한다. 이 실시예는 하나의 입력 신호(IN1)에 기초하여 H 레벨의 펄스 폭이 소정치 이상이 되는 출력 신호(OUT)를 출력하는 것이다.

그리고, 그 구성은 상기 제1 실시예로부터 트랜지스터(Tr5, Tr6)를 제거하여 입력단의 회로를 인버터 회로(8a)만으로 한 것이다.

이러한 펄스 신호 정형회로(6)의 동작을 제6도에 따라서 설명한다. 상기 지연 시간 t4 보다 짧은 펄스 폭 t6에서 H 레벨이 되는 입력 신호(IN1)가 입력되면, 노드 N3에는 인버터 회로(8a)에서 입력 신호(IN1)를 반전시킨 신호가 출력된다.

노드 N3의 하강에 기초하여 노드 N4가 상승하고, 노드 N4의 상승에 기초하여 노드 N6이 하강하며, 출력 신호(OUT)가 상승한다.

또한, 노드 N4의 상승으로부터 지연 시간 t4 후에 노드 N5가 L 레벨로 하강하고, 그 노드 N5의 하강에 기초하여 노드 N6이 상승한다.

그리고, 노드 N6의 상승에 기초하여 노드 N4가 하강하고, 출력 신호(OUT)가 하강한다.

따라서, 지연 시간 t4 보다 짧은 펄스 폭 t6에서 H 레벨이 되는 입력 신호(IN1)가 입력되더라도, 출력 신호(OUT)의 H 레벨의 펄스 폭은 상기 지연 시간 t4 이상의 시간을 확보할 수 있다.

또한, 상기 지연 시간 t4 보다 긴 펄스 폭 t7에서 H 레벨이 되는 입력 신호(IN1)가 입력되면, 노드 N3에는 인버터 회로(8a)로부터 입력 신호(IN1)를 반전시킨 신호가 출력된다.

또한, 노드 N4의 상승으로부터 지연 시간 t4 후에 노드 N5가 L 레벨로 하강하고, 그 노드 N5의 하강에 기초하여 노드 N6이 상승한다. 그리고, 노드 N6이 상승하더라도 노드 N3이 아직 L 레벨에 있으므로, 노드 N4는 H 레벨로 유지된다.

이어서, 노드 N3의 상승에 기초하여 노드 N4가 하강하고, 출력 신호(OUT)가 L 레벨로 하강한다. 그 결과, 출력 신호(OUT)는 입력 신호(IN1)와 동일한 펄스 폭 t7에서 H 레벨이 된다.

이상과 같이 이 펄스 신호 정형 회로(6)에서는 임의의 펄스 폭으로 H 레벨이 되는 입력 신호(IN1)에 기초하여 지연 시간 t4 이상의 시간에서 H 레벨이 되는 출력 신호(OUT)를 출력할 수 있다. 따라서, 상기 제1 실시예와 같은 효과를 얻을 수 있다.

또한, 상기 제2 실시예에 있어서, 인버터 회로(8b)를 구성하는 P 채널 MOS 트랜지스터의 게이트 폭을 N 채널 MOS 트랜지스터의 게이트 폭의 10배 정도로 하면, 노드 N3이 약간의 펄스 폭에서 L 레벨이 되더라도 노드 N4를 확실히 상승시켜 상기와 같은 출력 신호(OUT)를 출력할 수 있다. 따라서, 입력 신호(IN1)에 대한 감도 향상시킬 수 있다.

[제3 실시예]

제7도는 본 발명에 관한 데이터 전송 장치를 도시한다. 클록 신호 생성 회로(9)는 외부로부터 입력되는 외부 클록(C)에 동기하여 발진하는 발진 회로로 구성되고, 클록 신호(CLK)를 여러 가지의 계수기 등의 데이터 생성 회로(10) 및 전송 신호 생성 회로(11)에 출력한다.

또한, 상기 클록 신호 생성 회로(9)는 외부 클록(C)이 입력될 때는 그 외부 클록(C)에 동기한 발진 주파수보다 낮은 주파수의 클록 신호(CLK)를 출력한다. 따라서, 클록 신호 생성 회로(9)가 펄스 신호 정형 회로로서 동작한다.

상기 데이터 생성 회로(10)는 데이터 전송 회로(12)를 구비하고, 상기 클록 신호(CLK)에 기초하여 데이터를 생성하며, 그 데이터를 데이터 전송 회로(12)에 출력한다.

상기 전송 신호 생성 회로(11)는 상기 클록 신호(CLK)에 기초하여 전송 신호(TR)를 생성하고, 그 전송 신호(TR)를 상기 데이터 전송 회로(12) 및 래치 제어회로(13)에 출력한다. 상기 데이터 전송 회로(12)는 입력되는 전송 신호(TR)가 H 레벨이 되면 상기 데이터 생성 회로(10)로부터 입력된 데아터(D)를 데이터 래치 회로(14)에 전송한다.

상기 래치 제어 회로(13)에는 래치 제어 신호(LC)가 입력된다. 그리고 상기 래치 제어 회로(13)는 H 레벨의 상기 전송 신호(TR)와, H 레벨의 래치 제어신호(LC)의 입력에 기초하여 H 레벨의 데이터 래치 신호(DL)를 데이터 래치 회로(14)에 출력한다.

상기 데이터 래치 회로(14)는 상기 데이터 래치 신호(DL)의 L 레벨로부터 H 레벨로의 상승에 기초하여 상기 데이터 전송 회로(12)로부터 전송된 데이터(D)를 래치하여 출력 데이터(Dout)로서 출력 회로에 출력한다.

이와 같이 구성된 데이터 전송 장치에서는, 외부 클록 신호(C)가 입력되고 있을 때는 이 데이터 전송 장치를 포함하는 시스템이 동작 중이기 때문에, 외부 클록 신호(C)에 동기한 클록 신호(CLK)에 기초하여 데이터 래치 회로(14)로부터 일정주기마다 출력 신호(Dout)가 출력된다. 따라서, 일정 주기마다 데이터 생성 회로(10)에서 생성되는 데이터(D)가 감시된다.

또한, 외부 클록 신호(C)가 입력될 때는 대기 상태이기 때문에, 외부 클록 신호(C)에 동기한 클록 신호(CLK)보다 낮은 클록 신호(CLK)에 기초하여 데이터 래치 회로(14)로부터 상기 주기보다 긴 주기로 출력 신호(Dout)가 출력된다. 따라서, 데이터 생성 회로(10)에서 생성되는 데이터(D)가 긴 주기로 감시된다.

상기 클록 신호 생성 회로(9)의 구체적 구성을 제8도에 따라서 설명한다. 외부 클록 신호(C)는 N 채널 MOS 트랜지스터(Tr11) 및 P 채널 MOS 트랜지스터 (Tr12)의 게이트에 입력된다.

상기 트랜지스터(Tr11)는 인버터 회로(15a)를 구성하는 N 채널 MOS트랜지스터와 접지(GND)와의 사이에 접속되고, 상기 트랜지스터(Tr12)는 인버터 회로(15a)의 출력 단자, 즉 노드 N7과 전원(Vcc)과의 사이에 접속된다.

상기 노드 N7은 인버터 회로(15b)의 입력 단자에 접속되고, 동일한 인버터 회로(15b)의 출력 단자, 즉 노드 N8은 지연 회로(16a)의 입력 단자에 접속된다.

상기 지연 회로(16a)의 출력 단자, 즉 노드 N9는 인버터 회로(15c)의 입력 단자에 접속되며, 동일한 인버터 회로(15c)의 출력 단자, 즉 노드 N10은 상기 인버터 회로(15a)의 입력 단자에 접속된다.

상기 지연 회로(16a)의 구체적 구성을 제9도에 따라서 설명한다. 상기 노드 N8은 인버터 회로(15i)의 입력 단자에 접속된다. 상기 인버터 회로(15i)를 구성하는 N 채널 MOS 트랜지스터는 직렬로 3단 접속되어 있다.

따라서, 인버터 회로(15i)는 각 N 채널 MOS 트랜지스터의 온 저항에 의해 실질적으로 임계치가 상승하며, 노드 N8이 L 레벨로부터 H 레벨에 상승할 때, 동일한 인버터 회로(15i)의 출력 신호는 L 레벨로 하강하기 어렵다.

상기 인버터 회로(15i)의 출력 단자는 전송 게이트(18)를 통하여 인버터 회로(15j)의 입력 단자에 접속된다. 상기 전송 게이트(18)는 그 N 채널측 게이트가 전원(Vcc)에 접속되는 동시에, P 채널측 게이트가 접지(GND)에 접속되어 항상 온상태로 유지되며, 저항으로서 동작한다.

상기 인버터 회로(15j)의 입력 단자는 P 채널 MOS트랜지스터 (Tr15)를 통하여 전원(Vcc)에 접속되는 동시에, 용량(C)을 통하여 접지(GND)에 접속된다.

상기 인버터 회로(15j)를 구성하는 P채널 MOS 트랜지스터는 직렬로 2단접속되어 있다. 따라서, 인버터 회로(15j)의 임계치는 각 P 채널 MOS 트랜지스터 (Tr15)의 온 저항에 의해 실질적으로 저하하고, 동일한 인버터 회로(15j)의 입력 신호가 H 레벨로부터 L 레벨로 하강할 때, 동일한 인버터 회로(15j)의 출력 신호, 즉 노드 N9가 H 레벨로 상승하기 어렵다.

이러한 지연 회로(16a)는 제10도에 도시된 바와 같이, 노드 N8에 클록 신호가 입력되고 있는 상태에서는 인버터 회로(15i)의 출력 신호는 L 레벨로 하강하지 않으며, 트랜지스터(Tr15)가 단속적으로 온되기 때문에, 용량(C)이 충전되어 인버터회로(15j)의 입력 신호는 H 레벨로 유지된다. 따라서, 노드 N9는 L 레벨로 유지된다.

또한, 노드 N8이 L 레벨로 고정되어 있을 때도 동일하게 노드 N9는 L 레벨로 유지된다.

또한, 노드 N8이 H 레벨로 고정되면, 인버터 회로(15i)에 의해 용량(C)의 충전 전하가 전송 게이트(18)를 통하여 방전되어 인버터 회로(15i)의 입력 신호 레벨이 서서히 저하한다. 따라서, 노드 N8의 상승으로부터 소정의 지연 시간 후에 노드 N9가 H 레벨로 상승하도록 설정되어 있다.

상기 노드 N7은 N 채널 MOS 트랜지스터(Tr13)와, P 채널 MOS 트랜지스터(Tr14)의 게이트에 접속된다. 상기 트랜지스터(Tr13)는 인버터 회로(15d)를 구성하는 N 채널 MOS 트랜지스터와 접지(GND)와의 사이에 접속되고, 상기 트랜지스터(Tr14)는 상기 인버터 회로(15d)의 출력 단자, 즉 노드 N11과 전원(Vcc)과의 사이에 접속된다.

상기 노드 N11은 인버터 회로(15e)의 입력 단자에 접속되고, 동일한 인버터회로(15e)의 출력 단자, 즉 노드 N12는 상기 지연 회로(16a)와 동일한 구성의 지연회로(16b)의 입력 단자에 접속된다.

상기 지연 회로(16b)의 출력 단자, 즉 노드 N13은 인버터 회로(15f)의 입력 단자에 접속되고, 동일한 인버터 회로(15f)의 출력 단자, 즉 노드 N14는 상기 인버터 회로(15d)의 입력 단자에 접속된다.

상기 노드(11)는 D 플립플롭 회로(17)의 클록 입력 단자에 접속되고, 동일한 D 플립플롭 회로(17)의 출력 단자, 즉 노드 N15는 직렬로 3단 접속된 인버터 회로(15g)의 입력 단자에 접속된다.

이 인버터 회로(15g)는 첫째 단과 마지막 단의 인버터 회로를 구성하는 N 채널 MOS 트랜지스터의 게이트 폭을 동일한 인버터 회로의 P 채널 MOS 트랜지스터의 게이트 폭보다 크게 하고, 중간 단의 인버터 회로를 구성하는 P 채널 MOS트랜지스터의 게이트 폭을 N 채널 MOS 트랜지스터의 게이트 폭보다 크게 하고 있다.

그리고, 노드 N15의 상승에 기초하는 지연 시간보다 노드N15의 하강에 기초하는 지연 시간쪽이 길어지도록 설정되어 있다.

상기 인버터 회로(15g)의 출력 단자, 즉 노드 N16은 상기 D 플립플롭 회로(17)의 데이터 입력 단자에 접속된다.

또한, 상기 노드 N15는 2단의 인버터 회로(15h)를 통하여 클록 신호(CLK)로서 출력된다.

다음에, 상기한 바와 같이 구성된 클록 신호 생성 회로(9)의 동작을 제10도에 따라서 설명한다.

펄스 폭 t8의 외부 클록 신호(C)가 입력되면, 인버터 회로(15a) 및 트랜지스터(Tr11, Tr12)의 동작에 의해, 노드 N7은 외부 클록(C)의 역상 신호가 되고, 노드 N8은 노드 N7의 역상 신호로 된다.

노드 N8의 펄스 신호에 의해 지연 회로(16a)의 용량(C)은 충전 상태로 유지되고, 노드 N9는 L 레벨로 고정된다. 노드 N9가 L 레벨로 고정되면, 노드 N10이 H 레벨로 고정된다. 따라서, 각 노드 N7∼N10은 이 상태로 안정된다.

노드 N7로부터 외부 클록(C)과 동일한 주기의 펄스 신호가 출력되면, 인버터 회로(15d)와 트랜지스터(Tr13, Tr14)의 동작에 의해 노드 N11로부터 노드 N7의 역상 신호가 출력되고, 노드 N12는 노드 N11의 역상 신호로 된다.

노드 N12로부터 펄스 신호가 출력되면, 지연 회로(16b)의 동작에 의해 노드 N13은 L 레벨로 고정되고, 노드 N14는 H 레벨로 고정된다. 따라서, 각 노드 N11∼N14는 이 상태로 안정된다.

노드 N11의 펄스 신호가 D 플립플롭 회로(17)에 출력되면, D 플립플롭 회로(17)는 노드 N11의 상승마다 노드 N16의 출력 레벨을 노드 N15에 출력한다.

즉, 노드 N11이 상승하면, 노드 N16이 H 레벨이므로, 노드 N15가 H 레벨로 상승한다. 그리고, 노드 N15의 상승으로부터 인버터 회로(15g)에 의한 지연 시간 t9 후에 노드 N16이 하강한다.

노드 N16이 하강하면, 다음 노드 N11의 상승에 기초하여 노드 N15가 하강한다. 그리고, 노드 N15의 하강으로부터 인버터 회로(15g)에 의한 지연 시간 t10 후에 노드 N16이 상승한다. 이 지연 시간 t10은 상기 지연 시간 t9 보다 충분히 길고, 노드 N16이 L 레벨로 유지되고 있는 동안은 노드 N15는 노드 N11의 상승에 상관없이 L 레벨로 된다.

노드 N16이 H 레벨로 되면, 노드 N11의 상승에 기초하여 노드 N15가 상승하고, 상기 동작이 반복된다. 그리고, 노드 N15가 인버터 회로(15h)를 통하여 클록 신호(CLK)로서 출력된다.

이러한 동작에 의해, 외부 클록 신호(C)가 입력되고 있는 상태에서는, 클록신호(CLK)의 H 레벨의 펄스 폭은 외부 클록 신호(C)의 1주기분이 되고, L 레벨의 펄스 폭은 인버터 회로(15g)의 지연 시간 t10에 의해 설정된다.

따라서, 클록 신호(CLK)의 주파수는 인버터 회로(15g)의 지연 시간에 의해 상기 데이터 생성 회로(10) 및 전송 신호 생성 회로(11)의 동작에 적합한 주파수로 설정된다.

외부 클록 신호(C)가 L 레벨로 고정된 상태로 정지하면, 노드 N7은 H 레벨로 고정되고, 노드N8, N9는 L 레벨로 고정되며, 노드 N10은 H 레벨로 고정된다.

또한, 노드 N11은 L 레벨로 고정되고, 노드 N12는 H 레벨로 고정된다. 그렇게 하면, 노드 N13은 지연 회로(16b)의 지연 시간 t11 후에 H 레벨로 상승하고 그 상승에 기초하여 노트 N14가 하강한다.

그렇게 하면, 노드 N11이 상승하고, 노드 N12가 하강하여 노드 N13이 하강한다. 그리고 노드 N14가 상승하여 노드 N11이 하강하고, 노드 N12가 상승한다. 그리고, 상기의 동작이 반복된다. 이러한 동작에 의해, 노드 N11은 지연 회로(16b)에서 설정된 지연 시간 t11마다 인버터 회로(15b∼16f)의 동작 지연 시간에 기초한 펄스 폭 t12에서 H 레벨이 되는 펄스 신호를 출력한다.

노드 N11이 H 레벨로 상승하면, 노드 N16은 H 레벨로 복귀하고 있기 때문에, 노드 N15는 H 레벨로 상승하고, 클록 신호(CLK)가 H 레벨로 상승한다.

그리고, 노드 N11의 다음 상승에 기초하여 노드 N15가 하강하고, 클록 신호(CLK)가 하강한다.

따라서, 외부 클록 신호(C)가 L 레벨로 고정된 상태로 정지하면, 클록 신호(CLK)는 지연 회로(16b)의 지연 시간 t11마다 상승과 하강을 반복하는 신호가 되고, 그 주파수는 외부 클록 신호(C)가 입력되고 있을 때의 클록 신호(CLK)의 주파수에 비하여 저주파수가 된다.

또한, 외부 클록 신호(C)가 H 레벨로 고정된 상태로 정지하면, 노드 N7은 L 레벨이 되고, 노드 N8은 H 레벨로 된다.

그렇게 하면, 노드 N9는 노드 N8의 상승으로부터 지연 회로(16a)의 지연 시간 t13 후에 H 레벨로 된다. 노드 N9가 H 레벨로 되면, 인버터 회로(15c, 15a, 15b)의 동작 지연 시간에 기초하는 펄스 t14에서 H 레벨이 되는 펄스 신호를 출력한다. 그리고 이 펄스 신호가 지연 시간 t13 마다 노드 N7로부터 출력된다.

노드 N7이 펄스 폭 t14에서 H 레벨이 되면, 노드 N11이 그 역상 신호를 출력하고, 노드 N12가 노드 N11의 역상 신호를 출력한다. 노드 N12가 펄스 폭 t14에서 H 레벨이 되더라도, 그 펄스 폭 t14는 지연 회로(16b)의 지연 시간 t11에 비하여 충분히 작기 때문에, 노드 N13은 L 레벨로 고정되고, 노드 N14는 H 레벨로 고정된다.

그리고, 노드 N11의 다음 상승에 기초하여 노드 N15가 하강하고, 클록 신호(CLOK)가 하강한다.

따라서, 외부 클록 신호(C)가 H 레벨로 고정된 상태로 정지하면, 클록 신호(CLK)는 지연 회로(16b)의 지연 시간 t13마다 상승과 하강을 반복하는 신호가 되며, 그주파수는 외부 클록 신호(C)가 입력되고 있을 때의 클록 신호(CLK)의 주파수에 비하여 저주파수가 된다.

상기와 같은 동작에 의해, 인버터 회로(15a)와 트랜지스터(Tr11, Tr12)로 구성되는 NAND 회로와, 인버터 회로(15b, 15c) 및 지연 회로(16a)로 제1바전회로가 구성된다.

그리고, 이 발진 회로는 외부 클록 신호(C)가 H 레벨로 고정되었을 때, 지연회로(16a)의 지연 시간 t13에 기초하는 주기로 펄스 신호를 출력한다.

또한, 인버터 회로(15d)와 트랜지스터(Tr13, Tr14)로 구성되는 NAND회로와, 인버터 회로(15e, 15f) 및 지연 회로(16b)로 제2 발진 회로가 구성된다.

그리고, 이 발진 회로는 외부 클록 신호(C)가 L 레벨로 고정될 때, 지연 회로(16b)의 지연 시간 t11에 기초하는 주기로 펄스 신호를 출력한다.

또한, D 플립플롭 회로(17)와, 인버터 회로(15g)에 의해 주파수 안정 회로가 구성되고, 그 주파수 안정 회로는 클록 신호(CLK)의 주파수를 인버터 회로(15g)의 지연 시간 t10으로 설정하도록 동작한다.

따라서, 이 클록 신호 생성 회로(9)는 외부 클록 신호(C)가 입력되고 있는 상태에서는, 주파수 안정 회로의 동작에 의해 동일한 외부 클록 신호(C)에 동기하는 소정의 주파수의 클록 신호(CLK)를 출력할 수 있다.

또한, 외부 클록 신호(C)가 H 레벨로 고정된 상태에서는, 제1 발진 회로의 동작에 의해 지연 회로(16a)의 지연 시간 t13에 기초하는 주파수의 클록 신호(CLK)를 출력할 수 있다.

또한, 외부 클록 신호(C)가 L 레벨로 고정된 상태에서는, 제2 발진 회로의 동작에 의해 지연 회로(16b)의 지연 시간 t11에 기초하는 주파수의 클록 신호(CLK)를 출력할 수 있다.

그리고, 외부 클록 신호(C)의 입력이 정지된 경우에는, 동일한 외부 클록 신호(C)의 상승 또는 하강으로부터 소정의 지연 시간 후에 클록 신호(CLK)가 H 레벨로 상승되기 때문에, 클록 신호(CLK)를 설정된 펄스 폭으로 확실히 출력할 수 있다. 또한, 클록 신호(CLK)에 글리치가 생기지도 않는다.

[제4 실시예]

제11도는 상기 클록 신호 생성 회로를 구성하는 제1 발진 회로의 다른 예를 도시한다. 즉, 인버터 회로(15b, 15c) 사이에 복수단의 지연 회로(16a)가 직렬로 접속되고, 각 지연 회로(16a)에 인버터 회로(15b)의 출력 신호가 리세트 신호로서 입력되고 있다.

이러한 구성에 의해, 지연 회로(16a)에 의한 지연 시간을 길어지게 할 수 있으며, 따라서 외부 클록 신호(C)가 입력되지 않을 때의 클록 신호(CLK)의 주파수를 조정할 수 있다.

또한, 제2 발진 회로에 관해서도 동일하게 지연 회로(16b)의 단의 수를 변경할 수 있다.

제12도는 상기 지연 회로(16a)의 다른 예를 도시한다. 이 지연 회로는 입력단이 인버터 회로(15k)를 구성하는 N 채널 MOS 트랜지스터와 접지(GND)와의 사이에 N 채널 MOS 트랜지스터(Tr16)가 접속되고, 인버터 회로(15k)의 출력 단자와 전원(Vcc)과의 사이에 P 채널 MOS 트랜지스터(Tr17)가 접속된다.

그리고, 상기 트랜지스터(Tr16, Tr17)에 상기 노드 N8이 리세트 신호로서 입력되어 인버터 회로(15k)와 트랜지스터(Tr16, Tr17)로 논리곱 회로가 구성된다.

상기 인버터 회로(15k)의 출력 단자는 상기 지연 회로(16a)와 동일한 구성의 전송 게이트(18)를 통하여 인버터 회로(15j)의 입력 단자에 접속된다.

이러한 구성에 의해, 노드 N8의 H 레벨로의 상승에 기초하는 노드 N9의 상승이 지연되고, 노드 N8이 L 레벨이 되면, 트랜지스터(Tr17)의 온 동작에 의해 노드 N9가 즉시 L 레벨로 된다. 따라서, 상기 지연 회로(16a)와 같은 지연 회로를 구성 할 수 있다.

또한, 상기 지연 회로(16a, 16b)에서는 전송 게이트(18)를 저항으로서 동작시켰지만, 항상 온 상태로 유지되는 N 채널 MOS 트랜지스터 또는 P 채널 MOS 트랜지스터를 저항으로서 동작시키도록 해도 좋다.

[제5 실시예]

제13도는 제8도에 도시하는 클록 신호 생성 회로에 EOR 회로(22)를 부가한 것이다. 즉, 노드 N15를 상기 EOR 회로(22)의 한 쪽의 입력 단자에 접속하고, 인버터 회로(15h)의 출력 단자가 상기 EOR 회로(22)의 다른 쪽의 입력 단자에 접속된다. 그리고, 상기 EOR 회로(22)의 출력 단자로부터 클록 신호(CLK)가 출력된다.

이러한 구성에 의해, 클록 신호(CLK)의 주파수는 인버터 회로(15h)의 출력 신호 주파수의 2배가 된다. 따라서, 플립플롭 회로(17)의 입력 신호로서 외부 클록 신호(C)와 동일한 주파수가 입력되면, 클록 신호(CLK)의 주파수는 외부 클록 신호(C)와 동일한 주파수로 할 수 있다.

[제6 실시예]

제14도는 제8도에 도시하는 클록 신호 생성 회로를 변형한 것이다. 즉, 외부 클록 신호(C)가 EOR 회로(24)의 한 쪽의 입력 단자에 입력되고, 외부 클록 신호(C)가 홀수단의 인버터 회로(23)를 통하여 EOR 회로(24)의 다른 쪽의 입력 단자에 입력된다.

상기 EOR 회로(24)의 출력 단자는 인버터 회로(25)의 입력 단자에 입력되고, 동일한 인버터 회로(25)의 출력 신호가 제8도에 도시하는 클록 신호 생성 회로의 다음 단의 발진 회로에 입력된다.

이러한 구성에 의해, 외부 클록 신호(C)의 상승 및 하강에 기초하여 인버터 회로(25)의 출력 신호는 인버터 회로(23)의 지연 시간에 기초하여 H 레벨 및 L레벨의 펄스 폭이 설정되고, 노드 N11의 주파수는 외부 클록 신호(C)의 2배가 된다. 그리고, D 플립플롭 회로(17)와 인버터 회로(15g)의 동작에 의해 클록 신호(CLK)는 외부 클록 신호(C)와 동일한 주파수로 된다.

또한, 외부 클록 신호(C)가 지연 회로(16b)의 지연 시간보다 긴 시간에서 H 레벨 또는 L 레벨로 되면, 인버터 회로(25)의 출력 신호는 H 레벨로 되고, 노드 N11은 인버터 회로(15d∼15f) 및 지연 회로(16b)의 동작에 의해 발진한다. 그리고, 그 발진 주파수에 기초하여 클록 신호(CLK)가 출력된다.

따라서, 이 실시예는 외부 클록 신호(C)의 주파수가 클록 신호(CLK)로서 적당한 경우에 유효하며, 제8도에 도시된 첫재 단의 발진 회로를 생략하여 회로 면적을 축소할 수 있다.

상기 실시예로부터 파악할 수 있는 청구 범위 이외의 기술 사상에 관하여 이하에 그 효과와 함께 기재한다.

(1) 일정 주파수 이상의 입력 신호를 그대로 출력하고, 일정 주파수 이하의 입력 신호가 입력될 때, 미리 설정된 주파수의 발진 신호를 출력하는 발진 회로와, 상기 발진 회로의 출력 신호에 기초하여 소정의 주파수 이하의 출력 신호를 출력하는 주파수 안정 회로로 이루어지는 펄스 신호 정형 회로. 이러한 펄스 신호 정형 회로를 제공함으로써 출력 신호의 주기를 일정 이상으로 확보할 수 있다.

이상 전술한 바와 같이, 청구 범위 제1항∼제12항의 발명에서는 입력 신호에 기초하여 원하는 펄스 폭의 신호를 안정되게 생성할 수 있다.

Claims

입력 신호로부터 출력 신호를 형성하는 펄스 신호 정형 회로에 있어서, 입력 신호에 응답하여 제1 펄스 신호를 생성하고, 상기 제1 펄스 신호를 출력하는 입력 회로(19)와, 제2 펄스 신호를 입력하고, 상기 제2 펄스 신호를 소정 시간 지연시킴으로써 지연 펄스 신호를 출력하는 지연 회로(20)와, 상기 입력 회로(19) 및 상기 지연 회로(20)에 접속되어 상기 제1 펄스 신호와 상기 지연 신호를 수신하고, 상기 제1 펄스 신호와 상기 지연 신호로부터 대략 일정한 펄스폭을 갖는 상기 제2 펄스 신호를 형성하여, 상기 제2 펄스 신호를 상기 지연 회로에 공급하는 신호 합성 회로(21)를 구비하고, 상기 제2펄스 신호가 펄스 신호 정형 회로로부터의 출력 신호로서 이용되는 것을 특징으로 하는 펄스 신호 정형 회로.
제1항에 있어서, 상기 입력 회로는 복수의 입력 신호가 입력되는 부논리곱 회로(8a, Tr5, Tr6)로 구성되고, 상기 지연 회로는 복수단의 인버터 회로(8c, 8f)로 구성되며, 상기 신호 합성 회로는 상기 입력 회로의 출력 신호와 상기 지연 회로의 출력 신호가 입력되는 부논리곱 회로(8b, Tr7, Tr8)로 구성한 것을 특징으로 하는 펄스 신호 정형 회로,
제1항에 있어서, 상기 입력 회로는 하나의 입력 신호가 입력되는 인버터 회로(8a)로 구성되고, 상기 지연 회로는 복수단의 인버터 회로(8c, 8f)로 구성되며, 상기 신호 합성 회로는 상기입력 회로의 출력 신호와 상기 지연 회로의 출력 신호가 입력되는 부논리곱 회로(8b, Tr7, Tr8)로 구성한 것을 특징으로 하는 펄스 신호 정형 회로.
제1항에 있어서, 상기 입력 회로에는 하나의 입력 신호가 입력되고, 상기 입력 신호의 주파수가 미리 설정된 소정의 주파수보다 높을 때, 상기 입력 신호를 출력하는 동시에, 싱기 입력 신호가 상기 소정의 주파수보다 낮을 때, 상기 소정의 주파수를 출력하는 발진 회로(15a, Tr11, Tr12, 15b, 15c, 16a; 15d, Tr13, Tr14, 15e, 15f, 16b)로 구성하며, 상기 지연 회로는 복수단의 인버터 회로(15g)로 구성하고, 상기 신호 합성 회로는 상기 발진 회로의 출력 신호를 클록 신호로서 입력하며, 출력 신호를 상기 지연 회로를 통하여 입력 데이터로서 입력하는 D 플립플롭 회로(17)로 구성하고, 상기 발진 회로의 출력 신호의 주파수와 상기 지연 회로에 의해 설정되는 주파수 중 저주파수의 신호를 출력하는 것을 특징으로 하는 펄스 신호 정형 회로.
제4항에 있어서, 상기 발진 회로는 부논리곱 회로(15a, Tr11, Tr12; 15d, Tr13, Tr14)와 복수단의 인버터 회로(15b, 15c, 15e, 15f)를 고리형으로 접속하며, 상기 부논리곱 회로에 상기 입력 신호를 입력하고, 입력되는 신호의 상승을 지연시켜 출력하는 지연 회로(16a, 16b)를 상기 인버터 회로의 사이에 개재시켜서 구성하고, 상기 지연 회로의 지연 시간을 상기 입력 신호의 펄스 폭보다 크게 설정한 것을 특징으로 하는 펄스 신호 정형 회로.
제4항에 있어서, 상기 발진 회로는 제1 발진 회로와 제2 발진 회로로 이루어지는 2단의 발진 회로를 직렬로 접속하며, 상기 제1 발진 회로의 부논리곱 회로(15a, Tr11, Tr12)에 상기 입력 신호를 입력하고, 상기 제1 발진 회로의 부논리곱 회로(15a, Tr11, Tr12)의 출력 신호를 상기 제2발진 회로의 부논리곱 회로(15d, Tr13, Tr14)에 입력한 것을 특징으로 하는 펄스 신호 정형 회로.
제5항에 있어서, 상기 지연 회로는 짝수단의 인버터 회로(15i, 15j)와 상기 지연 회로의 입력 신호가 리세트 신호로서 입력되는 리세트 회로(Tr15, C)로 구성되며, 상기 지연 회로의 입력 신호의 상승에 기초하는 출력 신호의 상승의 지연이 커지고, 상기 지연 회로의 입력 신호의 하강에 기초하는 출력 신호의 하강의 지연은 상기 리세트 회로의 동작에 의해 작아지는 것을 특징으로 하는 펄스 신호 정형 회로.
제7항에 있어서, 상기 지연 회로는 L 레벨을 출력하기 어려운 첫째 단의 인버터 회로(15i)와, H 레벨을 출력하기 어려운 다음 단의 인버터 회로(15j)와, 상기 리세트 회로(Tr15, C)로 구성되고, 상기 리세트 회로는 다음 단의 인버터 회로의 입력 단자와 저전위측 전원과의 사이에 접속되는 용량(C)과, 상기 입력 단자와 고전위측 전원과의 사이에 접속되는 동시에 게이트에 상기 지연 회로의 입력 신호가 입력되는 P 채널 MOS 트랜지스터(Tr15)로 구성한 것을 특징으로 하는 펄스 신호 정형 회로.
제7항에 있어서, 상기 지연 회로는 첫째 단의 인버터 회로를 상기 입력 신호와 리세트 신호가 입력되는 부논리곱 회로(15k, Tr16, Tr17)로 구성한 것을 특징으로 하는 펄스 신호 정형 회로.
제4항에 있어서, 상기 발진 회로는 입력 신호가 미리 설정된 주기보다 긴 시간에서 H 레벨로 유지되었을 때, 상기 주기의 발진 신호를 출력하고, 상기 주기보다 짧은 주기의 입력 신호는 동일한 주기로 출력하는 제1 발진 회로(15a, Tr11, Tr12, 15b, 15c, 16a)와, 입력 신호가 미리 설정된 주기보다 긴 시간에서 L 레벨로 유지될 때, 상기 주기의 발진 신호를 출력하고, 상기 주기보다 짧은 주기의 입력 신호는 동일한 주기로 출력하는 제2 발진 회로(15d, Tr13, Tr14, 15e, 15f, 16b)로 구성되고, 상기 제1 및 제2 발진 회로의 출력 신호를 상기 D 플립플롭 회로(17)에 입력한 것을 특징으로 하는 펄스 신호 정형 회로.
제4항에 있어서, 상기 D 플립플롭 회로(17)의 출력 신호를 배타적 논리합 회로(22)의 한쪽의 입력 단자에 입력하고, 상기 D 플립플롭 회로(17)의 출력 신호를 짝수단의 인버터 회로(15h)를 통하여 상기 배타적 논리합 회로(22)의 다른 쪽의 입력 단자에 입력하며, 상기 배타적 논리합 회로로부터 출력 신호를 출력하는 것을 특징으로 하는 펄스 신호 정형 회로.
제10항에 있어서, 상기 입력 신호를 배타적 논리합 회로(24)의 한 쪽의 입력 단자에 입력하고, 상기 입력 신호를 홀수단의 인버터 회로(23)를 통하여 상기 배타적 논리합 회로의 다른 쪽의 입력 단자에 입력하며, 상기 배타적 논리합 회로(24)의 출력 신호를 상기 제2 발진 회로(15d, Tr13, Tr14, 15e, 15f, 16b)에 입력한 것을 특징으로 하는 펄스 신호 정형 회로.