JPH07220478A - データ出力回路及び半導体記憶装置 - Google Patents
データ出力回路及び半導体記憶装置Info
- Publication number
- JPH07220478A JPH07220478A JP6007005A JP700594A JPH07220478A JP H07220478 A JPH07220478 A JP H07220478A JP 6007005 A JP6007005 A JP 6007005A JP 700594 A JP700594 A JP 700594A JP H07220478 A JPH07220478 A JP H07220478A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- latch
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000001514 detection method Methods 0.000 claims abstract description 14
- 230000007423 decrease Effects 0.000 abstract description 8
- 230000006866 deterioration Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 4
- 101000914496 Homo sapiens T-cell antigen CD7 Proteins 0.000 description 3
- 102100027208 T-cell antigen CD7 Human genes 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Abstract
(57)【要約】
【目的】 本発明は同期型半導体メモリの出力部に使用
されるラッチ回路を組み合わせたデータ出力回路に関
し、電源電圧の低下時におけるデータ出力速度の低下量
を低減する。 【構成】 ラッチ信号ＣＬＫに従ってデータをラッチ及
び保持するラッチ回路１と、出力制御信号ＡＬＰＢに従
って出力状態がラッチ回路１からのデータを出力する状
態になる出力回路２と、ＣＬＫを生成するラッチ制御回
路３と、ＡＬＰＢを生成する出力制御回路４とを備える
データ出力回路において、電源電圧の低下を検出する電
源電圧低下検出回路５を備え、ラッチ回路１はＣＬＫを
一方の論理状態にすることにより通過状態になり、電源
電圧の低下時に、ラッチ制御回路３はラッチ回路１が通
過状態になるＣＬＫを出力し、出力制御回路４は出力回
路２がラッチ回路１からのデータを出力する状態になる
ＡＬＰＢを出力する。
されるラッチ回路を組み合わせたデータ出力回路に関
し、電源電圧の低下時におけるデータ出力速度の低下量
を低減する。 【構成】 ラッチ信号ＣＬＫに従ってデータをラッチ及
び保持するラッチ回路１と、出力制御信号ＡＬＰＢに従
って出力状態がラッチ回路１からのデータを出力する状
態になる出力回路２と、ＣＬＫを生成するラッチ制御回
路３と、ＡＬＰＢを生成する出力制御回路４とを備える
データ出力回路において、電源電圧の低下を検出する電
源電圧低下検出回路５を備え、ラッチ回路１はＣＬＫを
一方の論理状態にすることにより通過状態になり、電源
電圧の低下時に、ラッチ制御回路３はラッチ回路１が通
過状態になるＣＬＫを出力し、出力制御回路４は出力回
路２がラッチ回路１からのデータを出力する状態になる
ＡＬＰＢを出力する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の出力
部等に使用されるデータ出力回路及びこのようなデータ
出力回路を有する半導体記憶装置に関し、特に電源電圧
の低下時のデータ出力速度の低下を改善したデータ出力
回路に関する。
部等に使用されるデータ出力回路及びこのようなデータ
出力回路を有する半導体記憶装置に関し、特に電源電圧
の低下時のデータ出力速度の低下を改善したデータ出力
回路に関する。
【０００２】
【従来の技術】半導体記憶装置（以下半導体メモリと称
する。）においては、センスアンプでメモリ素子に記憶
したデータを読み出し、センスアンプの出力をデータ出
力回路を介して外部に出力する。同期式半導体メモリで
はクロック信号に同期してデータを読み出すことにより
高速化を図っているが、この場合出力回路もクロック信
号又はクロック信号に対応する信号に同期してデータを
出力する必要がある。
する。）においては、センスアンプでメモリ素子に記憶
したデータを読み出し、センスアンプの出力をデータ出
力回路を介して外部に出力する。同期式半導体メモリで
はクロック信号に同期してデータを読み出すことにより
高速化を図っているが、この場合出力回路もクロック信
号又はクロック信号に対応する信号に同期してデータを
出力する必要がある。
【０００３】図４は従来の同期式半導体メモリのデータ
出力回路の例を示す図であり、図５は図４のデータ出力
回路の動作を示すタイムチャートである。図４及び図５
において、出力制御信号（ＡＬＰＢ）はクロック信号に
対応した信号であり、このＡＬＰＢに同期してデータの
出力が行われる。ＡＬＰＢが「高（Ｈ）」状態の時に
は、ノードａ、ｂの電位はデータに応じて変化し、それ
に応じた出力データが得られる。ＡＬＰＢが「低
（Ｌ）」状態の時には、ノードａ、ｂの電位は「Ｈ」と
「Ｌ」に固定され、データにかかわらず一定である。従
って、最終段のトランジスタＴＰ４１とＴＮ４１は共に
遮断状態になり、出力はハイインピーダンス（Ｈｉ−
Ｚ）状態になる。なお、図５では説明を簡単にするため
に、ＡＬＰＢの変化に対してノードａ、ｂの電位及び出
力データは遅延無しに変化するように示してあるが、実
際にはある程度の遅延を有する。これは以下の図におい
ても同様である。
出力回路の例を示す図であり、図５は図４のデータ出力
回路の動作を示すタイムチャートである。図４及び図５
において、出力制御信号（ＡＬＰＢ）はクロック信号に
対応した信号であり、このＡＬＰＢに同期してデータの
出力が行われる。ＡＬＰＢが「高（Ｈ）」状態の時に
は、ノードａ、ｂの電位はデータに応じて変化し、それ
に応じた出力データが得られる。ＡＬＰＢが「低
（Ｌ）」状態の時には、ノードａ、ｂの電位は「Ｈ」と
「Ｌ」に固定され、データにかかわらず一定である。従
って、最終段のトランジスタＴＰ４１とＴＮ４１は共に
遮断状態になり、出力はハイインピーダンス（Ｈｉ−
Ｚ）状態になる。なお、図５では説明を簡単にするため
に、ＡＬＰＢの変化に対してノードａ、ｂの電位及び出
力データは遅延無しに変化するように示してあるが、実
際にはある程度の遅延を有する。これは以下の図におい
ても同様である。
【０００４】図４のデータ出力回路において、データ出
力速度、すなわち出力データの立ち上がりと立ち下がり
の速度をできるだけ速くすることが求められている。出
力データの立ち上がりと立ち下がりの速度は、最終段の
トランジスタＴＰ４１とＴＮ４１の立ち上がりと立ち下
がりの速度で決定され、更にトランジスタの速度はトラ
ンジスタの駆動能力、すなわちトランジスタのサイズで
決定される。従って、データ出力速度はトランジスタＴ
Ｐ４１とＴＮ４１のサイズ次第で速くも遅くもなる。し
かし、トランジスタＴＰ４１とＴＮ４１のサイズをあま
り大きくして速度を速くし過ぎると、電源が変動してセ
ンスアンプから出力されるデータが一旦反転して再び正
規のデータに戻るため、データ出力速度は逆に遅くなる
という問題が生じる。従って、最終段のトランジスタの
サイズはあまり大きくすることはできないため、データ
出力速度を十分に速くすることはできず、高速化する上
での問題点となっていた。
力速度、すなわち出力データの立ち上がりと立ち下がり
の速度をできるだけ速くすることが求められている。出
力データの立ち上がりと立ち下がりの速度は、最終段の
トランジスタＴＰ４１とＴＮ４１の立ち上がりと立ち下
がりの速度で決定され、更にトランジスタの速度はトラ
ンジスタの駆動能力、すなわちトランジスタのサイズで
決定される。従って、データ出力速度はトランジスタＴ
Ｐ４１とＴＮ４１のサイズ次第で速くも遅くもなる。し
かし、トランジスタＴＰ４１とＴＮ４１のサイズをあま
り大きくして速度を速くし過ぎると、電源が変動してセ
ンスアンプから出力されるデータが一旦反転して再び正
規のデータに戻るため、データ出力速度は逆に遅くなる
という問題が生じる。従って、最終段のトランジスタの
サイズはあまり大きくすることはできないため、データ
出力速度を十分に速くすることはできず、高速化する上
での問題点となっていた。
【０００５】この問題点を解決するため、出力回路の前
にラッチ回路を付加し、出力するデータを安定に保持す
るようにした上で、最終段のトランジスタのサイズを大
きくすることにより、高速化することが行われている。
図６は出力回路の前にラッチ回路を付加した従来のデー
タ出力回路を示す図であり、図７は図６の回路を半導体
メモリの出力部に適用した場合の動作を示すタイムチャ
ートであり、左側が通常の電源電圧の場合であり、右側
が電源電圧が低下した場合を示す。
にラッチ回路を付加し、出力するデータを安定に保持す
るようにした上で、最終段のトランジスタのサイズを大
きくすることにより、高速化することが行われている。
図６は出力回路の前にラッチ回路を付加した従来のデー
タ出力回路を示す図であり、図７は図６の回路を半導体
メモリの出力部に適用した場合の動作を示すタイムチャ
ートであり、左側が通常の電源電圧の場合であり、右側
が電源電圧が低下した場合を示す。
【０００６】図６において、６１がラッチ回路であり、
６２は図４に示した出力回路と同じ回路である。ラッチ
信号（ＣＬＫ）はクロック信号に同期した信号である。
図７に示すように、アドレス信号の変化に対してデータ
はある時間遅れて読み出され、データの変化に対応して
ラッチ信号（ＣＬＫ）と出力制御信号（ＡＬＰＢ）が変
化するものとする。ラッチ回路６１は、ラッチ信号（Ｃ
ＬＫ）が「Ｈ」の時、トランスファーゲートＴＧ６１が
通過状態、トランスファーゲートＴＧ６２が非通過状態
になり、入力されるデータがそのまま出力信号ＳＯＵＴ
として出力される通過（スルー）状態になる。ラッチ信
号（ＣＬＫ）が「Ｌ」に変化した時には、トランスファ
ーゲートＴＧ６１が非通過状態、トランスファーゲート
ＴＧ６２が通過状態になり、インバータゲートＩＧ６２
とＩＧ６３で構成されるフリップフロップ回路にその時
点のデータが記憶され、ラッチ信号（ＣＬＫ）が「Ｌ」
の間、記憶したデータが保持される。ラッチ信号（ＣＬ
Ｋ）と出力制御信号（ＡＬＰＢ）は逆相の信号であり、
ＡＬＰＢが「Ｈ」で出力回路６２からデータが出力され
る間、ＣＬＫは「Ｌ」でラッチ回路６１からの出力は安
定的に保持される。従って、出力回路６２の最終段にサ
イズを大きなトランジスタを用いて駆動能力を大きくす
ることにより高速化を図って電源電圧が変動しても、デ
ータはラッチ回路に安定的に保持されているため出力デ
ータが変動することはなく、高速化が可能になる。
６２は図４に示した出力回路と同じ回路である。ラッチ
信号（ＣＬＫ）はクロック信号に同期した信号である。
図７に示すように、アドレス信号の変化に対してデータ
はある時間遅れて読み出され、データの変化に対応して
ラッチ信号（ＣＬＫ）と出力制御信号（ＡＬＰＢ）が変
化するものとする。ラッチ回路６１は、ラッチ信号（Ｃ
ＬＫ）が「Ｈ」の時、トランスファーゲートＴＧ６１が
通過状態、トランスファーゲートＴＧ６２が非通過状態
になり、入力されるデータがそのまま出力信号ＳＯＵＴ
として出力される通過（スルー）状態になる。ラッチ信
号（ＣＬＫ）が「Ｌ」に変化した時には、トランスファ
ーゲートＴＧ６１が非通過状態、トランスファーゲート
ＴＧ６２が通過状態になり、インバータゲートＩＧ６２
とＩＧ６３で構成されるフリップフロップ回路にその時
点のデータが記憶され、ラッチ信号（ＣＬＫ）が「Ｌ」
の間、記憶したデータが保持される。ラッチ信号（ＣＬ
Ｋ）と出力制御信号（ＡＬＰＢ）は逆相の信号であり、
ＡＬＰＢが「Ｈ」で出力回路６２からデータが出力され
る間、ＣＬＫは「Ｌ」でラッチ回路６１からの出力は安
定的に保持される。従って、出力回路６２の最終段にサ
イズを大きなトランジスタを用いて駆動能力を大きくす
ることにより高速化を図って電源電圧が変動しても、デ
ータはラッチ回路に安定的に保持されているため出力デ
ータが変動することはなく、高速化が可能になる。
【０００７】
【発明が解決しようとする課題】半導体メモリの出力部
に図６に示すデータ出力回路を用いる場合には、半導体
メモリ内部における動作速度等を考慮してできるだけ高
速化が図れるようにラッチ信号（ＣＬＫ）と出力制御信
号（ＡＬＰＢ）の周波数を決定している。ラッチ信号
（ＣＬＫ）と出力制御信号（ＡＬＰＢ）の周波数が一旦
決定された後は、データ出力速度はラッチ信号（ＣＬ
Ｋ）と出力制御信号（ＡＬＰＢ）によって決定されるこ
とになる。
に図６に示すデータ出力回路を用いる場合には、半導体
メモリ内部における動作速度等を考慮してできるだけ高
速化が図れるようにラッチ信号（ＣＬＫ）と出力制御信
号（ＡＬＰＢ）の周波数を決定している。ラッチ信号
（ＣＬＫ）と出力制御信号（ＡＬＰＢ）の周波数が一旦
決定された後は、データ出力速度はラッチ信号（ＣＬ
Ｋ）と出力制御信号（ＡＬＰＢ）によって決定されるこ
とになる。
【０００８】ラッチ信号（ＣＬＫ）と出力制御信号（Ａ
ＬＰＢ）はクロック信号から生成されるが、生成される
信号は電源電圧依存性があるため、電源電圧が低下した
場合には、図７の右側に示すようにＣＬＫとＡＬＰＢの
「Ｈ」と「Ｌ」の期間の比率が変化することになる。前
述のように、図６の回路ではＣＬＫが「Ｌ」にＡＬＰＢ
が「Ｈ」に変化した時からデータの出力が開始されるた
め、通常の電源電圧時にはデータが変化した時点から時
間ｄ１を経過した後データが出力されるが、電源電圧が
低下した時にはＣＬＫが「Ｈ」でありＡＬＰＢが「Ｌ」
である期間が長くなるため、データが変化した時点から
出力されるまでの時間ｄ２はｄ１に比べて長くなり、そ
の分データ出力速度が低下するという問題がある。もち
ろん電源電圧が低下した場合にはセンスアンプから出力
されるデータの速度も低下するが、一旦センスアンプか
ら出力されたデータがラッチ信号（ＣＬＫ）と出力制御
信号（ＡＬＰＢ）のために遅れて出力されることにな
る。
ＬＰＢ）はクロック信号から生成されるが、生成される
信号は電源電圧依存性があるため、電源電圧が低下した
場合には、図７の右側に示すようにＣＬＫとＡＬＰＢの
「Ｈ」と「Ｌ」の期間の比率が変化することになる。前
述のように、図６の回路ではＣＬＫが「Ｌ」にＡＬＰＢ
が「Ｈ」に変化した時からデータの出力が開始されるた
め、通常の電源電圧時にはデータが変化した時点から時
間ｄ１を経過した後データが出力されるが、電源電圧が
低下した時にはＣＬＫが「Ｈ」でありＡＬＰＢが「Ｌ」
である期間が長くなるため、データが変化した時点から
出力されるまでの時間ｄ２はｄ１に比べて長くなり、そ
の分データ出力速度が低下するという問題がある。もち
ろん電源電圧が低下した場合にはセンスアンプから出力
されるデータの速度も低下するが、一旦センスアンプか
ら出力されたデータがラッチ信号（ＣＬＫ）と出力制御
信号（ＡＬＰＢ）のために遅れて出力されることにな
る。
【０００９】ラッチ回路と出力回路はデータ出力の高速
化にために設けたものであるが、電源電圧低下時にはこ
れらの回路が逆にデータの出力速度を低下させ、ラッチ
回路と出力回路を組み合わせた回路を用いない場合より
データの出力速度が遅くなるという問題が生じている。
本発明は上記問題点に鑑みてなされたものであり、デー
タ出力の高速化にために出力回路にラッチ回路を付加し
たデータ出力回路において、電源電圧低下時のデータの
出力速度の低下を低減したデータ出力回路の実現を目的
とする。
化にために設けたものであるが、電源電圧低下時にはこ
れらの回路が逆にデータの出力速度を低下させ、ラッチ
回路と出力回路を組み合わせた回路を用いない場合より
データの出力速度が遅くなるという問題が生じている。
本発明は上記問題点に鑑みてなされたものであり、デー
タ出力の高速化にために出力回路にラッチ回路を付加し
たデータ出力回路において、電源電圧低下時のデータの
出力速度の低下を低減したデータ出力回路の実現を目的
とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理構成
図である。図１に示すように、本発明のデータ出力回路
は、ラッチ信号ＣＬＫに従ってデータをラッチ及び保持
するラッチ回路１と、出力制御信号ＡＬＰＢに従って、
出力状態がラッチ回路１からのデータを出力する状態と
ハイインピーダンス状態との間で切り換わる出力回路２
と、ラッチ信号ＣＬＫを生成するラッチ制御回路３と、
出力制御信号ＡＬＰＢを生成する出力制御回路４とを備
えるている。そして上記目的を達成するため、電源電圧
の低下を検出する電源電圧低下検出回路５を備え、ラッ
チ回路１は前記ラッチ信号を一方の論理状態にすること
により、入力されたデータをそのまま出力する通過状態
になるように構成し、電源電圧低下検出回路５が電源電
圧の低下を検出した時に、ラッチ制御回路３はラッチ回
路１が通過状態になるラッチ信号ＣＬＫを出力し、出力
制御回路４は出力回路２がラッチ回路１からのデータを
出力する状態になる出力制御信号ＡＬＰＢを出力するこ
とを特徴とする。
図である。図１に示すように、本発明のデータ出力回路
は、ラッチ信号ＣＬＫに従ってデータをラッチ及び保持
するラッチ回路１と、出力制御信号ＡＬＰＢに従って、
出力状態がラッチ回路１からのデータを出力する状態と
ハイインピーダンス状態との間で切り換わる出力回路２
と、ラッチ信号ＣＬＫを生成するラッチ制御回路３と、
出力制御信号ＡＬＰＢを生成する出力制御回路４とを備
えるている。そして上記目的を達成するため、電源電圧
の低下を検出する電源電圧低下検出回路５を備え、ラッ
チ回路１は前記ラッチ信号を一方の論理状態にすること
により、入力されたデータをそのまま出力する通過状態
になるように構成し、電源電圧低下検出回路５が電源電
圧の低下を検出した時に、ラッチ制御回路３はラッチ回
路１が通過状態になるラッチ信号ＣＬＫを出力し、出力
制御回路４は出力回路２がラッチ回路１からのデータを
出力する状態になる出力制御信号ＡＬＰＢを出力するこ
とを特徴とする。
【００１１】
【作用】図２は本発明のデータ出力回路の動作を示すタ
イムチャートであり、左側が通常の電源電圧時の動作で
あり、右側が電源電圧低下時の動作である。本発明のデ
ータ出力回路は、図２の左側に示すように、通常の電源
電圧時にはラッチ回路１と出力回路２が従来通りに動作
するため高速なデータ出力が可能である。図２の右側に
示すように、電源電圧低下時には電源電圧低下検出回路
５がこの電圧低下を検出して、ラッチ制御回路３にラッ
チ回路１が通過状態になるラッチ信号ＣＬＫを出力さ
せ、出力制御回路４に出力回路２がラッチ回路１からの
データを出力する状態になる出力制御信号ＡＬＰＢを出
力させる。これにより、ラッチ回路１と出力回路２は単
にデータを通過させる回路として働くため、入力される
データはこれらの回路を通過してそのまま出力されるこ
とになる。従って、ラッチ信号ＣＬＫや出力制御信号Ａ
ＬＰＢの変化による遅延は生じなくなる。
イムチャートであり、左側が通常の電源電圧時の動作で
あり、右側が電源電圧低下時の動作である。本発明のデ
ータ出力回路は、図２の左側に示すように、通常の電源
電圧時にはラッチ回路１と出力回路２が従来通りに動作
するため高速なデータ出力が可能である。図２の右側に
示すように、電源電圧低下時には電源電圧低下検出回路
５がこの電圧低下を検出して、ラッチ制御回路３にラッ
チ回路１が通過状態になるラッチ信号ＣＬＫを出力さ
せ、出力制御回路４に出力回路２がラッチ回路１からの
データを出力する状態になる出力制御信号ＡＬＰＢを出
力させる。これにより、ラッチ回路１と出力回路２は単
にデータを通過させる回路として働くため、入力される
データはこれらの回路を通過してそのまま出力されるこ
とになる。従って、ラッチ信号ＣＬＫや出力制御信号Ａ
ＬＰＢの変化による遅延は生じなくなる。
【００１２】前述のように、ラッチ回路１を設けたの
は、出力回路２の最終段のトランジスタの駆動能力を大
きくした時のノイズの発生による電源電圧の変動に起因
する誤動作を防止するためである。本発明のデータ出力
回路のようにラッチ回路１を単にデータを通過させる回
路として働かせた場合、このような誤動作が発生する恐
れがあるが、電源電圧がある程度低下した場合にはノイ
ズの発生も押さえられるので、ラッチ回路１を単にデー
タを通過させる回路として働かせても問題は生じない。
は、出力回路２の最終段のトランジスタの駆動能力を大
きくした時のノイズの発生による電源電圧の変動に起因
する誤動作を防止するためである。本発明のデータ出力
回路のようにラッチ回路１を単にデータを通過させる回
路として働かせた場合、このような誤動作が発生する恐
れがあるが、電源電圧がある程度低下した場合にはノイ
ズの発生も押さえられるので、ラッチ回路１を単にデー
タを通過させる回路として働かせても問題は生じない。
【００１３】
【実施例】図３は本発明のデータ出力回路を半導体メモ
リの出力部に適用した実施例を示す回路図である。図で
は、半導体メモリのセンスアンプと出力部のみを示して
いる。この回路の動作は図２に示されたタイムチャート
と同様であり、動作の説明は図２を参照して行われる。
リの出力部に適用した実施例を示す回路図である。図で
は、半導体メモリのセンスアンプと出力部のみを示して
いる。この回路の動作は図２に示されたタイムチャート
と同様であり、動作の説明は図２を参照して行われる。
【００１４】図３において、１１はラッチ回路であり、
図６に示した回路と同様の構成を有する。１２は出力回
路であり、図４に示した回路と同様の構成を有する。１
３と１４は、それぞれラッチ制御回路と出力制御回路で
あり、入力される信号が逆相である点を除けば同一の構
成を有する。１５は電源電圧の低下を検出する電源電圧
低下検出回路であり、通常の電源電圧時には「Ｌ」とな
り、電源電圧低下時には「Ｈ」となる検出信号ＶＯＵＴ
を出力する。１６はセンスアンプであり、従来の半導体
メモリに使用されるものと同様の構成を有するものであ
り、ここでは具体的な構成は省略してある。
図６に示した回路と同様の構成を有する。１２は出力回
路であり、図４に示した回路と同様の構成を有する。１
３と１４は、それぞれラッチ制御回路と出力制御回路で
あり、入力される信号が逆相である点を除けば同一の構
成を有する。１５は電源電圧の低下を検出する電源電圧
低下検出回路であり、通常の電源電圧時には「Ｌ」とな
り、電源電圧低下時には「Ｈ」となる検出信号ＶＯＵＴ
を出力する。１６はセンスアンプであり、従来の半導体
メモリに使用されるものと同様の構成を有するものであ
り、ここでは具体的な構成は省略してある。
【００１５】ラッチ制御回路１３にはクロック信号を変
形した信号ＣＫと検出信号ＶＯＵＴが入力される。ＶＯ
ＵＴが「Ｌ」である通常の電源電圧時には、Ｐチャンネ
ルトランジスタＴＰ３３が導通状態になり、トランスフ
ァーゲートＴＧ３１は信号ＣＫに対してＮチャンネルト
ランジスタとして働くので、ＴＰ３３とＴＧ３１は信号
ＣＫが入力されるインバータを構成する。このインバー
タの出力はインバータＩＧ３０に入力されるので、ラッ
チ制御回路１３からは信号ＣＫと同じラッチ信号ＣＬＫ
が出力される。図６で説明したように、ラッチ回路１１
はラッチ信号ＣＬＫが「Ｈ」の時にはスルー状態にな
り、ラッチ信号ＣＬＫが「Ｌ」に変化した時にその時点
のデータをラッチし、ラッチ信号ＣＬＫが「Ｌ」の間そ
のデータを記憶すると共に出力する。ＶＯＵＴが「Ｈ」
である電源電圧低下時には、Ｐチャンネルトランジスタ
ＴＰ３３が非導通状態になり、トランスファーゲートＴ
Ｇ３１は信号ＣＫにかかわらず導通状態になりため、イ
ンバータＩＧ３０の入力は「Ｌ」になり、インバータＩ
Ｇ３０の出力であるラッチ信号ＣＬＫは「Ｈ」になる。
ラッチ信号ＣＬＫが「Ｈ」の時、ラッチ回路１１のトラ
ンスファーゲートＴＧ３３は導通状態になり、トランス
ファーゲートＴＧ３４は非導通状態になるため、センス
アンプ１６からの出力データは２個のインバータＩＧ３
４とＩＧ３６を通過してそのまま出力回路１２に入力さ
れる。
形した信号ＣＫと検出信号ＶＯＵＴが入力される。ＶＯ
ＵＴが「Ｌ」である通常の電源電圧時には、Ｐチャンネ
ルトランジスタＴＰ３３が導通状態になり、トランスフ
ァーゲートＴＧ３１は信号ＣＫに対してＮチャンネルト
ランジスタとして働くので、ＴＰ３３とＴＧ３１は信号
ＣＫが入力されるインバータを構成する。このインバー
タの出力はインバータＩＧ３０に入力されるので、ラッ
チ制御回路１３からは信号ＣＫと同じラッチ信号ＣＬＫ
が出力される。図６で説明したように、ラッチ回路１１
はラッチ信号ＣＬＫが「Ｈ」の時にはスルー状態にな
り、ラッチ信号ＣＬＫが「Ｌ」に変化した時にその時点
のデータをラッチし、ラッチ信号ＣＬＫが「Ｌ」の間そ
のデータを記憶すると共に出力する。ＶＯＵＴが「Ｈ」
である電源電圧低下時には、Ｐチャンネルトランジスタ
ＴＰ３３が非導通状態になり、トランスファーゲートＴ
Ｇ３１は信号ＣＫにかかわらず導通状態になりため、イ
ンバータＩＧ３０の入力は「Ｌ」になり、インバータＩ
Ｇ３０の出力であるラッチ信号ＣＬＫは「Ｈ」になる。
ラッチ信号ＣＬＫが「Ｈ」の時、ラッチ回路１１のトラ
ンスファーゲートＴＧ３３は導通状態になり、トランス
ファーゲートＴＧ３４は非導通状態になるため、センス
アンプ１６からの出力データは２個のインバータＩＧ３
４とＩＧ３６を通過してそのまま出力回路１２に入力さ
れる。
【００１６】出力制御回路１４は、信号ＣＫをインバー
タＩＧ３１で反転した信号が入力される点を除けば、ラ
ッチ制御回路１３を同様の構成を有する。従って、ＶＯ
ＵＴが「Ｌ」である通常の電源電圧時には、ラッチ信号
ＣＬＫと逆相の出力制御信号ＡＬＰＢが出力され、ＶＯ
ＵＴが「Ｈ」である電源電圧低下時にはＡＬＰＢとして
「Ｈ」の信号が出力される。図４で説明したように、出
力回路１２の出力は、ＡＬＰＢが「Ｌ」の時にはハイイ
ンピーダンス状態になり、ＡＬＰＢが「Ｈ」の時には入
力されたデータをそのまま出力する状態になる。
タＩＧ３１で反転した信号が入力される点を除けば、ラ
ッチ制御回路１３を同様の構成を有する。従って、ＶＯ
ＵＴが「Ｌ」である通常の電源電圧時には、ラッチ信号
ＣＬＫと逆相の出力制御信号ＡＬＰＢが出力され、ＶＯ
ＵＴが「Ｈ」である電源電圧低下時にはＡＬＰＢとして
「Ｈ」の信号が出力される。図４で説明したように、出
力回路１２の出力は、ＡＬＰＢが「Ｌ」の時にはハイイ
ンピーダンス状態になり、ＡＬＰＢが「Ｈ」の時には入
力されたデータをそのまま出力する状態になる。
【００１７】図３のデータ出力回路は、図２に示すよう
に、通常の電源電圧時には図６に示した従来の回路と同
様に、ＡＬＰＢが「Ｈ」の時にデータが出力される。こ
の時、ＣＬＫは「Ｌ」であり、ラッチ回路１１はＣＬＫ
が「Ｌ」に変化した時点のデータを記憶しており、たと
え出力回路１２の最終段に駆動能力の大きなトランジス
タを用いても、データはラッチ回路１１に安定に保持さ
れているため、高速で安定した出力が可能である。電源
電圧低下時には、ラッチ回路１１と出力回路１２は入力
データを単に通過させて出力させるだけである。そのた
め、センスアンプ１６からのデータは、ラッチ回路１１
と出力回路１２を通過して出力される。実際には、ラッ
チ回路１１及び出力回路１２を通過するのにある程度の
時間を要するため、センスアンプ１６から出力された時
点からある程度遅延して出力される。図２ではこの遅延
量をｄ４で示してある。図７のｄ２と比較して明らかな
ように、ｄ２は出力制御信号ＡＬＰＢが「Ｈ」に変化す
る時間で決定されるが、ｄ４は出力制御信号ＡＬＰＢに
は影響されない。実際に条件を定める場合には、電源電
圧の低下によるＡＬＰＢが「Ｈ」に変化する時間の遅延
と、遅延量ｄ４と、電源電圧の低下によるノイズの影響
の低下を勘案して電源電圧低下検出回路の閾値等を決定
する。
に、通常の電源電圧時には図６に示した従来の回路と同
様に、ＡＬＰＢが「Ｈ」の時にデータが出力される。こ
の時、ＣＬＫは「Ｌ」であり、ラッチ回路１１はＣＬＫ
が「Ｌ」に変化した時点のデータを記憶しており、たと
え出力回路１２の最終段に駆動能力の大きなトランジス
タを用いても、データはラッチ回路１１に安定に保持さ
れているため、高速で安定した出力が可能である。電源
電圧低下時には、ラッチ回路１１と出力回路１２は入力
データを単に通過させて出力させるだけである。そのた
め、センスアンプ１６からのデータは、ラッチ回路１１
と出力回路１２を通過して出力される。実際には、ラッ
チ回路１１及び出力回路１２を通過するのにある程度の
時間を要するため、センスアンプ１６から出力された時
点からある程度遅延して出力される。図２ではこの遅延
量をｄ４で示してある。図７のｄ２と比較して明らかな
ように、ｄ２は出力制御信号ＡＬＰＢが「Ｈ」に変化す
る時間で決定されるが、ｄ４は出力制御信号ＡＬＰＢに
は影響されない。実際に条件を定める場合には、電源電
圧の低下によるＡＬＰＢが「Ｈ」に変化する時間の遅延
と、遅延量ｄ４と、電源電圧の低下によるノイズの影響
の低下を勘案して電源電圧低下検出回路の閾値等を決定
する。
【００１８】
【発明の効果】本発明により、同期型半導体メモリ等の
出力部に使用されるラッチ回路を組み合わせたデータ出
力回路において、電源電圧の低下時におけるデータ出力
速度の低下を低減することができる。
出力部に使用されるラッチ回路を組み合わせたデータ出
力回路において、電源電圧の低下時におけるデータ出力
速度の低下を低減することができる。
【図１】本発明のデータ出力回路の原理構成図である。
【図２】本発明のデータ出力回路における動作を示すタ
イムチャートである。
イムチャートである。
【図３】本発明のデータ出力回路を半導体メモリに適用
した実施例の回路図である。
した実施例の回路図である。
【図４】従来のデータ出力回路の回路図である。
【図５】図４の従来のデータ出力回路の動作を示すタイ
ムチャートである。
ムチャートである。
【図６】出力回路にラッチ回路を付加した従来のデータ
出力回路の回路図である。
出力回路の回路図である。
【図７】図６の従来のデータ出力回路の動作を示すタイ
ムチャートである。
ムチャートである。
１…ラッチ回路 ２…出力回路 ３…ラッチ制御回路 ４…出力制御回路 ５…電源電圧低下検出回路 ＣＬＫ…ラッチ信号 ＡＬＰＢ…出力制御信号 ＶＯＵＴ…電源電圧低下検出信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｂ Ｇ１１Ｃ 11/34 ３５４ Ａ (72)発明者 木村 雅一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 ラッチ信号（ＣＬＫ）に従ってデータを
ラッチ及び保持するラッチ回路（１）と、 出力制御信号（ＡＬＰＢ）に従って、出力状態が前記ラ
ッチ回路（１）からのデータを出力する状態とハイイン
ピーダンス状態との間で切り換わる出力回路（２）と、 前記ラッチ信号（ＣＬＫ）を生成するラッチ制御回路
（３）と、 前記出力制御信号（ＡＬＰＢ）を生成する出力制御回路
（４）とを備えるデータ出力回路において、 電源電圧の低下を検出する電源電圧低下検出回路（５）
を備え、 前記ラッチ回路（１）は前記ラッチ信号を一方の論理状
態にすることにより、入力されたデータをそのまま出力
する通過状態になり、 前記電源電圧低下検出回路（５）が電源電圧の低下を検
出した時に、前記ラッチ制御回路（３）は前記ラッチ回
路（１）が通過状態になるラッチ信号（ＣＬＫ）を出力
し、前記出力制御回路（４）は前記出力回路（２）が前
記ラッチ回路（１）からのデータを出力する状態になる
出力制御信号（ＡＬＰＢ）を出力することを特徴とする
データ出力回路。 - 【請求項２】 前記ラッチ信号（ＣＬＫ）と前記出力制
御信号（ＡＬＰＢ）は逆相の信号であることを特徴とす
る請求項１に記載のデータ出力回路。 - 【請求項３】 前記ラッチ回路（１）は、前記ラッチ信
号（ＣＬＫ）によって通過状態が変化するトランスファ
ーゲートを備えることを特徴とする請求項１に記載のデ
ータ出力回路。 - 【請求項４】 出力部に請求項１に記載のデータ出力回
路を備えることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007005A JPH07220478A (ja) | 1994-01-26 | 1994-01-26 | データ出力回路及び半導体記憶装置 |
| US08/359,462 US5600599A (en) | 1994-01-26 | 1994-12-20 | Data signal output circuit and semiconductor memory device including the same |
| KR1019950001053A KR100191145B1 (ko) | 1994-01-26 | 1995-01-23 | 데이타 출력회로 및 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007005A JPH07220478A (ja) | 1994-01-26 | 1994-01-26 | データ出力回路及び半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07220478A true JPH07220478A (ja) | 1995-08-18 |
Family
ID=11653959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6007005A Withdrawn JPH07220478A (ja) | 1994-01-26 | 1994-01-26 | データ出力回路及び半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5600599A (ja) |
| JP (1) | JPH07220478A (ja) |
| KR (1) | KR100191145B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147918A (ja) * | 2007-12-13 | 2009-07-02 | Arm Ltd | 複数の電力領域を有する集積回路内の出力ｉ／ｏ信号の維持 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3644773B2 (ja) | 1996-09-19 | 2005-05-11 | ローム株式会社 | Ｆｄｄ用半導体集積回路 |
| JP3350411B2 (ja) * | 1997-09-24 | 2002-11-25 | 沖電気工業株式会社 | 半導体記憶装置の出力回路 |
| US7403053B2 (en) * | 2002-12-19 | 2008-07-22 | Intel Corporation | Power supply dependent delay compensation |
| US6839288B1 (en) * | 2003-11-12 | 2005-01-04 | Infineon Technologies Ag | Latch scheme with invalid command detector |
| JP2008035200A (ja) * | 2006-07-28 | 2008-02-14 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置およびその関連技術 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311471A (en) * | 1989-11-27 | 1994-05-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPH0477966A (ja) * | 1990-07-20 | 1992-03-12 | Hitachi Maxell Ltd | 情報検索システム |
| KR950010567B1 (ko) * | 1992-10-30 | 1995-09-19 | 삼성전자주식회사 | 반도체장치의 출력단회로 |
-
1994
- 1994-01-26 JP JP6007005A patent/JPH07220478A/ja not_active Withdrawn
- 1994-12-20 US US08/359,462 patent/US5600599A/en not_active Expired - Lifetime
-
1995
- 1995-01-23 KR KR1019950001053A patent/KR100191145B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147918A (ja) * | 2007-12-13 | 2009-07-02 | Arm Ltd | 複数の電力領域を有する集積回路内の出力ｉ／ｏ信号の維持 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5600599A (en) | 1997-02-04 |
| KR100191145B1 (ko) | 1999-06-15 |
| KR950024433A (ko) | 1995-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5930197A (en) | Semiconductor memory device | |
| EP0230960B1 (en) | Microcomputer having a highspeed operation mode and a low-speed operation mode | |
| KR960004567B1 (ko) | 반도체 메모리 장치의 데이타 출력 버퍼 | |
| EP0639000B1 (en) | Flip-flop type amplifier circuit | |
| KR100299889B1 (ko) | 동기형신호입력회로를갖는반도체메모리 | |
| US6621306B2 (en) | Random logic circuit | |
| JP2862744B2 (ja) | 半導体メモリ装置のデータ出力バッファ | |
| JP3953691B2 (ja) | 集積回路及び同期型半導体メモリ装置 | |
| KR20000008376A (ko) | 동기식 반도체 메모리 장치의 기준 신호 발생 회로 | |
| JP3568573B2 (ja) | アドレス遷移検出回路を内蔵するメモリ装置 | |
| JPH07192470A (ja) | 半導体メモリの出力回路 | |
| JPH07220478A (ja) | データ出力回路及び半導体記憶装置 | |
| JP2805466B2 (ja) | メモリのアドレス遷移検出回路 | |
| KR950007141B1 (ko) | 의사 스태틱 ram의 제어회로 | |
| JPH10188560A (ja) | 半導体集積回路 | |
| KR100333703B1 (ko) | 동기식 디램의 데이터 스트로브 버퍼 | |
| US5940330A (en) | Synchronous memory device having a plurality of clock input buffers | |
| JPH0690161A (ja) | 入力回路、及び半導体集積回路 | |
| KR960004566B1 (ko) | 스태틱 램(sram)의 어드레스 입력회로 | |
| JPH0831180A (ja) | 半導体記憶装置 | |
| JP3109986B2 (ja) | 信号遷移検出回路 | |
| KR100209747B1 (ko) | 출력버퍼회로 | |
| KR100295065B1 (ko) | 반도체메모리장치의출력장치 | |
| KR960003532B1 (ko) | 반도체 메모리 장치의 어드레스 변환 감지 회로 | |
| US6225828B1 (en) | Decoder for saving power consumption in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |