KR0185474B1 - 클록 재생 회로 및 이 클록 재생 회로를 이용한 소자들 - Google Patents

클록 재생 회로 및 이 클록 재생 회로를 이용한 소자들 Download PDF

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KR0185474B1
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다쿠미 미야시타
노부아키 도메사카이
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세키자와 다다시
후지쓰 가부시키가이샤
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Abstract

데이타 신호로부터 데이타 클록을 재생하는 클록 재생 회로에 관한 것이다. 클록 재생 회로는 전압 제어 발진기, 위상 검출기, 주파수 오차 검출 회로 및 출력이 위상 검출기와 주파수 오차 검출 회로에 의해 제어되는 챠지 펌프를 구비한다. 전압 제어 발진기에서 출력된 VCO 클록은 상기 소자들로 구성된 피드백 루프에 의해 데이타 클록과 동기화된다. 주파수 오차 검출 회로는 데이타 신호의 전이 에지에서 VCO 클록의 위상 변화를 검출하여 VCO 클록과 데이타 클록 사이의 주파수 오차를 검출한다. 본원은 아날로그 및 디지탈 주파수 오차 검출 회로를 설명하며 클록 재생 회로의 개선된 회로 소자에 대해 또한 설명한다.

Description

클록 재생 회로 및 이 클록 재생 회로를 이용한 소자들
제1도는 종래의 클록 재생 회로의 예를 도시한 블록도.
제2도는 제1도에 도시한 회로의 동작을 나타낸 타임 챠트도.
제3도는 종래의 클록 재생 회로의 다른 회로예를 도시한 회로도.
제4도는 종래의 위상 검출기 및 챠지 펌프의 다른 회로예를 도시한 회로도.
제5도는 종래의 클록 재생 회로의 예를 나타낸 도면.
제6도는 종래의 클록 재생 회로의 예를 나타낸 도면.
제7도는 제1실시예의 클록 재생 회로를 나타낸 도면.
제8도는 제7도에 도시한 주파수 오차 검출 회로의 회로도.
제9도는 제7도에 도시한 회로의 동작을 나타낸 타임 챠트도.
제10도는 제7도 및 제8도에 도시한 회로의 동작을 나타낸 타임 챠트도.
제11도는 제2실시예의 주파수 오차 검출 회로의 회로도.
제12도는 제11도에 도시된 위상 오차 검출 및 제어 회로를 나타낸 회로도.
제13a도는 제11도에 도시한 적분 회로의 예를 나타낸 회로도.
제13b도는 제11도에 도시한 자동 증폭 회로의 예를 나타낸 회로도.
제14도는 제11도에 도시된 회로의 동작을 나타낸 타임 챠트도.
제15도는 제2실시예의 시뮬레이션 결과를 나타낸 파형도.
제16도는 제2실시예의 다른 시뮬레이션 결과를 나타낸 파형도.
제17도는 제3실시예의 주파수 오차 검출 회로의 회로도.
제18도는 제17도에 도시한 위상 비교 회로의 예를 나타낸 회로도.
제19도는 제18도에 도시한 위상 비교 회로의 동작을 나타낸 타임 챠트도.
제20도는 제17도에 도시한 챠지 펌프 회로의 예를 나타낸 회로도.
제21도는 제17도에 도시한 챠지 펌프 회로의 다른 예를 나타낸 회로도.
제22도는 제17도에 도시한 단위량 제어 회로의 예를 나타낸 회로도.
제23도는 제17도에 도시한 주파수 오차 검출 회로의 예를 나타낸 회로도.
제24도는 제23도에 도시한 위상 오차 검출 및 제어 회로의 예를 타나낸 회로도.
제25도는 제23도에 도시한 제1회로의 예를 나타낸 회로도.
제26도는 제17도에 도시한 로우 패스 필터의 예를 나타낸 회로도.
제27도는 제17도에 도시한 루프 필터의 예를 나타낸 회로도.
제28도는 제23도 내지 제25도에 도시한 회로의 동작을 나타낸 타임 챠트도.
제29도는 제3실시예의 시뮬레이션 결과를 나타낸 도면.
제30도는 제3실시예의 다른 시뮬레이션 결과를 나타낸 도면.
제31도는 제3실시예의 다른 시뮬레이션 결과를 나타낸 도면.
제32도는 제4실시예의 클록 재생 회로의 구성을 나타낸 블록도.
제33도는 제32도에 도시한 위상 검출기를 나타낸 회로도.
제34도는 제4실시예의 클록 재생 회로내에 구성되는 주파수 오차 검출 회로를 포함하는 지연 동기 루프의 동작을 나타낸 타임 챠트도.
제35도는 제32도에 도시한 지연 동기 루프의 제1예를 나타낸 회로도.
제36도는 제35도에 도시한 지연셀용으로 사용가능한 지연 셀의 예를 나타낸 회로도.
제37도는 제32도에 도시한 지연 동기 루프의 제2예를 나타낸 회로도.
제38도는 제32도에 도시한 래치를 나타낸 회로도.
제39도는 부호화된 위상 오차와 관련하여 제32도에 도시한 하나의 래치 회로의 정위상 출력을 나타낸 테이블.
제40도는 부호화된 위상 오차와 관련하여 제32도에 도시한 다른 래치 회로의 정위상 출력을 나타낸 테이블.
제41도는 제32도에 도시한 주파수 과부족 신호 출력 회로를 나타낸 블록도.
제42도는 제41도에 도시한 디코더를 나타낸 회로도.
제43도는 부호화된 위상 오차와 관련하여 제42도에 도시한 하나의 디코더로 부터 부호화된 위상 오차 신호 출력을 나타낸 테이블.
제44도는 부호화된 위상 오차와 관련하여 제42도에 도시한 다른 디코더로부터 부호화된 위상 오차 신호 출력을 나타낸 테이블.
제45도는 제41도에 도시한 디코더를 나타낸 회로도.
제46도는 한쌍의 천이 상태에서 부호화된 위상 오차와 관련된 주파수 과부족 신호의 값을 나타낸 테이블.
제47도는 다른쌍의 천이 상태에서 부호화된 위상 오차와 관련된 주파수 과부족 신호의 값을 나타낸 테이블.
제48도는 제32도에 도시한 로우 패스 필터를 나타낸 회로도.
제49도는 제32도에 도시한 동기 검출기의 제1예를 나타낸 회로도.
제50도는 제32도에 도시한 동기 검출기의 제2예를 나타낸 회로도.
제51도는 제32도에 도시한 동기 검출기의 제3예를 나타낸 회로도.
제52도는 제32도에 도시한 동기 검출기의 제4예를 나타낸 회로도.
제53도는 제32도에 도시한 멀티플라잉 챠티 펌프를 나타낸 회로도.
제54도는 제53도에 도시한 구동 전압 발생기를 나타낸 회로도.
제55도는 제32도에 도시한 멀티플라잉 챠지 펌프의 동작을 나타낸 타임 챠트도.
제56도는 제5실시예의 클록 재생 회로의 구성을 나타낸 회로도.
제57도는 제56도에 도시한 위상 검출기를 나타낸 회로도.
제58도는 제56도에 도시한 멀티플라잉 챠지 펌프를 나타낸 회로도.
제59도는 제58도에 도시한 구동 전압 발생기의 하나를 나타낸 회로도.
제60도는 제58도에 도시한 구동 전압 발생기의 다른 하나를 나타낸 회로도.
제61도는 제58도에 도시한 멀티플라잉 챠지 펌프의 동작을 나타낸 타임 챠트도.
제62도는 제56도에 도시한 루프 필터를 나타낸 회로도.
제63도는 제6실시예의 클록 재생 회로의 구성을 나타낸 회로도.
제64도는 제63도에 도시한 전압 제어 발진기(VCO)를 나타낸 회로도.
제65도는 제7실시예의 클록 재생 회로의 구성을 나타낸 회로도.
제66도는 제65도에 도시한 로우 패스 필터 및 멀티플라잉 챠지 펌프를 나타낸 회로도.
제67도는 제8실시예의 클록 재생 회로를 나타낸 회로도.
제68도는 제67도에서 클록 재생 회로의 동작을 나타낸 타임 챠트도.
제69도는 제9실시예의 위상 검출기를 나타낸 회로도.
제70도는 제69도에 도시한 위상 검출기의 동작을 나타낸 타임 챠트도.
제71도는 제10실시예의 위상 검출기를 나타낸 회로도.
제72도는 제71도에 도시한 위상 오차 검출기의 동작을 나타낸 타임 챠트도.
제73도는 제11실시예의 지연 동기 회로를 나타낸 회로도.
제74도는 제73도에 도시한 지연 동기 회로의 동작을 나타낸 타임 챠트도.
제75도는 제12실시예의 오차 검출기를 나타낸 회로도.
제76도는 제13실시예의 주파수 동기 회로의 원리 구성도.
제77도는 제13실시예의 주파수 동기 회로의 기본 특성도.
제78도는 제13실시예의 주파수 동기 회로의 전체 구성도.
제79도는 제78도에 도시한 위상 주파수 검출기(PFD)와 그 챠지 펌프의 회로도.
제80도는 제79도에 도시한 PFD와 챠지 펌프의 동작을 설명하기 위한 타임 챠트도.
제81도는 제78도에 도시한 위상 비교기(PD)와 그 챠지 펌프의 회로도.
제82도는 제81도에 도시한 PD와 챠지 펌프의 동작을 설명하기 위한 도면.
제83도는 제78도에 도시한 전압 제어 발진기(VCO)의 회로도.
제84도는 제13실시예의 주파수 동기 회로의 위상차와 관련된 출력 특성도.
제85도는 제14실시예의 클록 재생 회로의 구성을 나타낸 블록도.
제86도는 제85도에 도시한 테이타 신호용 PD와 그 챠지 펌프의 회로도.
제87도는 제15실시예의 클록 재생 회로의 구성을 나타낸 도면.
제88도는 제87도에 도시한 2 모듈 프리스케일러의 회로도.
제89도는 제16실시예의 클록 재생 회로의 구성을 나타낸 도면.
제90도는 제17실시예의 클록 재생 회로의 구성을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
20 : 위상 검출기
30, 210, 586, 745, 803, 865 : 루프필터
32, 171, 181 : 연산 증폭 회로
40, 60, 100, 230 : 주파수 오차 검출 회로
50, 750 : 전압 제어 발진기 51 : 3상 클록 발생 회로
110A∼110C, 736, 770 : 적분 회로 123A : 반전 증폭 회로
120A∼120C : 가산회로 148A : 차동 증폭 회로
160, 235 : 위상오차 검출제어 회로 200 : 위상 비교 회로
220A, 220B, 742, 785 : 챠지 펌프 241, 242, 310, 311 : 래치 회로
250A, 250B : 단위량 제어 회로 312 : 주파수오차 신호출력 회로
316 : 동기 검출 회로 531 : 전류 유출 회로
532 : 전류 유입 회로 592, 612 : 구동전압 발생 회로
782 : 4단 지연 회로 831, 833, 852 : ½ 분주기
본 발명은 클록 재생 회로에 관한 것이다. 디지탈 데이타의 동기 송신용 시스템에 있어서 정보 신호는 송신 장치에 의해 일정한 비율로 송신되고, 수신 장치에 의해 동일 비율로 수신된다. 데이타로부터 클록을 분리하여 전송하는 것은 통상 비실용적이기 때문에, 타이밍 정보는 통상 자체의 데이타 스트림으로부터 유도된다. 따라서, 이 정보 신호를 유도하는 회로는 수신 장치에 제공된다. 명세서에서 이 회로는 클록 재생 회로라고 하고, 수신 장치에서 데이타 신호로부터 재생되는 클록은 데이타 클록이라 하며, 데이타 클록의 주파수는 데이타 클록 주파수라고 한다. 최근에 광통신 설비 등을 이용한 데이타 통신 시스템에 있어서는 데이타의 전송 효율을 증가시키기 위하여 비제로 복구(NRZ) 신호롤 데이타가 송신되는 일이 많다. 따라서, 클록 재생 회로는 NRZ 신호로부터 클록을 재생시키는 것이 요구된다.
종래에는 Q값이 높은 공진기를 이용하는 클록 재생 회로가 사용되고 있었으나, 이러한 종래의 클록 재생 회로는 넓은 주파수 범위의 클록 신호를 데이타 신호로부터 재생할 수 있는 데이타 통신 시스템의 필요성을 만족시킬 수 없게되어, 위상 동기 루프(PLL) 회로를 갖는 클록 재생 회로가 제안되고 있다.
통상의 PLL회로에 있어서는 위상 검출기, 루프 필터 및 전압 제어 발진기(VCO)가 원형으로 접속되어 있다. 그러나, VCO로부터 출력되는 클록과 데이타 클록간의 주파수 오차가 크면, VCO로부터의 클록은 데이타 클록과 동시에 구성할 수 없게 된다. 명세서에서 VCO로부터 출력되는 클록은 VCO 클록이라 하며, 그 VCO 클록의 주파수는 VCO 주파수라고 한다. 따라서, 위상 검출기(PD), 직각 위상 검출기(QPD) 및, PD와 QPD의 비트 노트(beat note)를 처리하는 주파수 검출 회로(PFD)를 포함하는 클록 재생 회로가 제안되고 있다. PFD는 주파수 오차 신호를 출력하고, PD로부터 출력하는 위상 오차 신호와 PFD로부터 출력하는 주파수 오차 신호는 루프 필터로 귀환된다.
그러나, 이러한 종래의 주파수 검출 회로(PED)는 사이클 슬립이 발생할 때만 주파수 오차를 검출할 수 있고, 사이클 슬립의 방향을 검출할 수 있는 것 뿐이므로, 사이클 슬립이 빈번하게 발생하지 않는 경우에는 주파수 검출 회로가 동기 상태로 기능할 수 없는 문제점이 발생한다. 상기 결점을 극복하기 위해서는 PD 및 PFD의 이득을 증가시키는 방법이 있다. 이 경우에서는 데이타 신호의 데이타 클록 주파수와 VCO 클록 주파수간의 오차가 작을지라도 루프 필터에 의해 공급되는 전압은 하이 상태를 유지하지만, 이 기술은 데이타 통신이 증가하는 동안 다수의 타이밍 지터가 발생되는 문제가 제기되었다.
또한, 종래의 위상 검출기(PD)는 래치, 단사 펄스(one-shot pulse) 발생기 및 NAND 회로를 포함하는 종래의 클록 재생 회로에서 사용되고 있었으나, 이러한 종래의 PD에 있어서는 데이타 신호가 고주파수를 갖는 경우에는 단사 펄스의 발생이 곤란하고 이것은 고주파수 데이타 신호에 대해서는 펄스의 발생을 실행할 수 없는 문제점이 있었다.
또한, 종래의 클록 재생 회로에 사용되는 종래의 챠지 펌프에 있어서는 데이타 신호가 고주파수를 가지며, 단사 펄스의 펄스폭이 짧고, 챠지 펌프 구동 신호의 펄스폭이 짧아지면 이들 상관 변화에 응답하는 동작이 곤란하게 되어, 고주파수 데이타 신호는 적절하게 처리될 수 없는 문제가 있었다.
또한, 최근에는 오차 수속용 펄스 발생기, 챠지 펌프, 루프 필터의 연산 증폭기 및 전압 제어 발진기(VCO)가 내장된 반도체 집적 회로(IC)가 실현되었다. 이러한 IC가 사용될 때, 루프 필터내에 포함된 저항 및 커패시터는 IC에 외부 접속되어 있으나, 챠지 펌프의 출력에는 기생 인덕턴스 혹은 기생 용량이 존재하기 때문에, 데이타 클록 주파수가 1Gbps 정도 이상이 되면 이들 기생 인덕턴스 또는 기생 용량을 무시할 수 없게 되며, 이 때문에 챠지 펌프는 왜곡된 파형을 발생시키게 된다.
또한, 데이타 클록을 갖는 클록 재생 회로내에서 주파수와 위상을 직접 동기화 하기에는 어려움이 있기 때문에, VCO 클록의 주파수가 먼저 제1루프의 기준클록의 주파수와 거의 같은 정도로 구성되는 또다른 회로가 사용되고, 클록의 위상은 제2루프의 데이타 신호의 위상으로 동기화되지만, 제1및 제2루프 사이에는 오프셋이 존재하기 때문에 제1루프가 제2루프로 전환된 이후에 데이타 신호로 클록을 동기화 시키기 위해서는 비교적 긴시간이 필요하게 되는 문제점이 제기되었다.
본 발명의 제1목적은 사이클 슬립이 발생하지 않더라도 타이밍 지터를 증가시킴이 없이 주파수 검출을 가속하여 주파수 오차를 검출하는 것이 가능한 주파수 오차 검출 회로 및 이것을 사용하여 클록 재생의 가속을 달성할 수 있는 클록 재생 회로를 제공하는데 있다.
본 발명의 제2목적은 고주파수 데이타 신호를 처리할 수 있는 위상 검출기를 제공하는데 있다.
본 발명의 제3목적은 챠지 펌프 구동 신호의 펄스폭을 데이타 신호로부터 생성된 단사 펄스를 이용하여 결정할 필요성을 제거하고, 고주파수 데이타 신호를 처리할 수 있는 챠지 펌프를 제공하는데 있다.
본 발명의 제4목적은 데이타 신호의 고주파수에도 불구하고 주파수 또는 위상의 오차를 저감하기 위한 신호를 정확히 공급할 수 있는 오차 검출기와, 이 오차 검출기를 이용하는 클록 재생 회로 및 지연 동기 회로를 제공하는데 있다.
본 발명의 제5목적은 클록의 주파수가 기준 클록의 주파수 및 위상과 일치되도록 제어되고, 데이타 클록의 위상으로 동기되도록 제어되는 개선된 클록 재생회로를 제공하는데 있다.
본 발명의 제1특성에 따른 클록 재생 회로는 VCO 클록을 발생시키는 전압제어 발진기와, 위상 검출기와, 주파수 오차 검출 회로와, 출력 신호가 위상차 신호 및 주파수 오차 신호에 의해 제어되는 챠지 펌프와, 루프 필터를 포함한다. 클록 재생 회로에 있어서, 주파수 오차 검출 회로는 데이타 신호의 천이 에지에서 VCO 클록의 위상을 검출하고 검출된 위상의 변화를 검출함으로써 데이타 클록과 VCO 클록간의 주파수 차를 검출한다.
VCO 클록의 주파수가 데이타 클록의 주파수와 일치하면, 데이타 신호의 천이 에지에서의 VCO 클록의 위상은 변화하지 않는다. 따라서, 데이타 클록과 VCO 클록간의 주파수 차이는 천이 에지에서 VCO 클록의 위상의 변화를 검출함으로써 검출될 수 있다.
본 발명에 따르면, VCO 클록과 데이타 클록간의 주파수 오차는 사이클 슬립의 대기없이 검출될 수 있다. 주파수 오차가 매사이클 슬립에서 검출되는 종래의 기술과 달리, 본 발명은 주파수 오차 검출의 가속이 가능하게 된다.
2개의 인접한 천이 에지에서 VCO 클록 위상간의 차이를 검출하는 것은 바람직스럽다. 2개의 인접한 천이 에지에서 VCO 클록 위상간의 차이는 아날로그 회로 또는 디지탈 회로에 의해 검출될 수 있다.
아날로그 주파수 오차 검출 회로는 하나의 천이 에지에서 VCO 클록의 위상을 검출하고 검출된 위상을 유지하며 유지된 값을 제거하는 2이상의 위상차 검출 유지 회로와, 2개의 위상차 검출 유지 회로의 유지값을 비교하는 2이상의 비교 회로를 포함하고, 상기 위상차 검출 유지 회로는 천이 에지에서 VCO 클록의 위상을 주기적이고 연속적으로 검출하여 다음 천이 에지시까지 검출된 위상을 유지하고, 상기 비교 회로는 2개의 대응하는 위상차 검출 유지 회로로부터 출력하는 검출된 위상을 주기적이고 연속적으로 비교한다.
디지탈 주파수 오차 검출 회로는 VCO 클록으로부터 m 위상 변위 클록(여기에서, m은 정수)을 발생시키는 다중 위상 클록 발생 회로와, 데이타 신호의 제1레벨에서 제2레벨로 천이에서 m 위상 변위 클록을 래치시키는 제1래치와, 데이타 신호의 제2레벨에서 제1레벨로의 천이에서 m 위상 변위 클록을 래치시키는 제2래치와, 제1및 제2래치의 출력 신호를 디코드하여 위상차를 계산하는 위상비교 회로를 포함한다.
m 위상 변위 클록에 있어서 클록은 VCO 클록의 1 사이클의 1/m에 의해 연속 이동된다. 따라서, 위상은 래치된 m 위상 변위 클록을 디코딩함으로써 검출 될 수 있다.
본 발명의 제2특징에 따른 위상 검출기는 래치와 2개의 AND 회로를 포함한다. AND 회로의 출력 신호는 챠지 펌프 구동 신호로서 공급된다. 래치는 데이타 신호의 천이 에지에서 VCO 신호를 래치시키고 상보형 신호를 출력시킨다. AND 회로는 래치로부터 출력하는 상보형 신호와 데이타 신호를 각각 합성한다. 본 발명의 제2특징에 따른 위상 검출기에 있어서, 래치의 출력 신호와 입력 신호는 챠지 펌프 구동 신호를 제공하기 위해 합성된다. 따라서 고주파수 입력 신호는 원활하게 처리될 수 있다.
본 발명의 제3특징에 따른 챠지 펌프는 제1상보형 증가 신호와 제1상보형 감소 신호로 이루어진 제1신호 그룹과 제2증가 신호와 제2감소 신호로 이루어진 제2신호 그룹에 따른 출력 단자에서 출력 전압을 변화시킨다. 챠지 펌프는 증가 구동 전압 발생기와 증가 펌프 회로를 포함하는 전류 유출 회로와, 감소 펌프 회로와 감소 구동 전압 발생기를 포함하는 전류 유입 회로로 구성된다. 출력 단자가 제1노드에 결합되는 증가 구동 전압 발생기는 제2증가 신호에 따라 출력 전압을 증가시키고, 증가 펌프 회로는 제1노드와 출력 단자 사이에 결합되어 제1상보형 증가 신호에 따른 출력 단자에서 출력 전압을 증가시키며, 감소 펌프 회로는 출력 단자와 제2노드 사이에 결합되어 제1상보형 감소 신호에 따른 출력 단자에서 출력 전압을 감소시키고, 감소 구동 전압 발생기는 제2노드에 결합되어 제2감소 신호에 따른 제2노드에서 전압을 감소시킨다.
증가 펌프 회로는 제1노드와 출력 단자 사이에 직렬 결합된 3개의 정류 소자를 포함하므로서 실제로 실현될 수 있으며, 각각의 정류 소자의 순방향은 제1노드로부터 출력 단자로 향하는 방향이고, 제1커패시터와 제2커패시터는 3개의 정류 소자의 2개의 결합 노드에 각각 연결되고, 제1및 제2커패시터의 타단은 제1상보형 증가 신호로 각각 공급된다. 또한, 감소 펌프 회로는 제1노드와 출력 단자 사이에 직렬 결합된 3개의 정류 소자를 포함하므로서 실현되고, 각각의 정류 소자의 순방향은 출력 단자로부터 제2노드로 향하는 방향이고, 제3커패시터와 제4커패시터는 3개의 정류 소자의 2개의 결합 노드에 각각 연결되고, 제3및 제4커패시터의 타단은 제1상보형 감소 신호로 각각 공급된다.
본 발명의 챠지 펌프에서, 제1상보형 증가 및 상보형 감소 신호를 위해 필요한 펄스폭은 커패시터에 의해 결정된다. 이것은 챠지 펌프 구동 신호들의 펄스폭을 데이타 신호로부터 생성된 단사 펄스를 이용하여 결정할 필요성을 제거한다. 고주파수 데이타 신호는 원활하게 처리될 수 있다.
챠지 펌프에 있어서, 증가 및 감소 구동 전압 발생기를 제1및 제2노드에 인가되는 전압이 동일하거나 혹은 거의 동일하게 제어되도록 설계하면, 출력 임피던스는 상승될 수 있다. 이것은 전원 잡음의 영향을 최소화할 수 있다.
본 발명의 제4특징에 따른 오차 검출기는 데이타 신호에 응답하여 데이타 신호와 관련된 VCO 클록 및 데이타 클록의 주파수 또는 위상의 오차를 감소시키기 위해 사용되는 정보를 포함하는 펄스를 공급하는 오차 수속용 펄스 발생기와, 펄스에 응답하여 그 출력 단자를 통해 전하를 이동시키는 챠지 펌프와, 챠지 펌프의 출력 단자에 결합되는 입력 단자를 가지며 그 입력 단자를 통해 이동된 전하의 양을 적분하고 그 출력 단자를 통해 오차 신호를 공급하는 적분 회로로 구성된다.
오차 수속용 펄스 발생기는 2가지 유형으로 분류되는데, 한 유형은 출력 펄스가 특정 폭을 가지며 출력 펄스의 수에 비례하는 전하의 양을 방출 또는 흡수하기 위해 챠지 펌프를 사용하고, 다른 유형은 출력 펄스가 미확정된 폭을 가지며 펄스의 폭에 따라 통상적으로 펄스폭에 비례하여 전하를 방출 또는 흡수하기 위해 챠지 펌프를 사용한다.
본 발명의 제4특징에 따르면, 챠지 펌프의 출력은 적분 회로에 의하여 적분된다. 그 결과, 불필요한 고주파수 성분은 필요한 정보만을 제공하기 위하여 제거된다. 적분 회로의 출력이 라인 결합으로부터 유도되는 기생 용량 또는 인덕턴스를 포함할지라도, 기생 용량 또는 인덕턴스의 영향은 최소화된다. 데이타 클록의 고주파수에도 불구하고, 주파수 또는 위상의 오차를 저감하기 위한 신호를 정확히 공급할 수 있다.
본 발명의 제5특징에 따른 주파수 동기장치는 인가되는 전압에 따라 그 발진 주파수를 변화시킬 수 있는 전압 제어 발진기와, 제1기준 클록을 갖는 전압 제어 발진기로부터 출력하는 발진 신호를 비교하여 그 차이에 대응하는 신호를 출력하는 기준 위상 검출 수단과, 상기 기준 위상 검출 수단의 출력 신호로부터 고주파수 성분을 검출하는 로우 패스 필터로 구성된다. 로수 패스 필터의 출력을 전압 제어 발진기로 귀환시킴으로써 전압 제어 발진기로부터 출력하는 발진 신호는 제1기준 클록과 동기된다. 주파수 동기장치용 귀환 루프는 위상 오차의 제로 지점을 포함하는 소정의 위상 오차 범위내에서 발진 신호를 변화시키지 않고, 전압 제어 발진기의 발진 주파수를 상기 범위의 제1기준 클록의 주파수로 변화하도록 동작하는 특성을 갖는다.
위상 오차의 제로 지점을 포함하는 소정의 범위내에 로우 패스 필터의 출력 전압, 즉 VCO에 대한 귀환 전압은 발진 신호의 발진 주파수를 변화시키지 않는다. 예컨대, 이 범위는 +π내지 -π이다. 2개의 클록(VCO로부터 출력하는 클록과 제1기준 클록)의 주파수가 서로 일치하고, 그들 위상만이 상이한 경우, 위상 오차가 일정하기 때문에 위상 오차는 소정의 범위내에 존재한다. 따라서, VCO의 발진 주파수는 변화하지 않는다. 그들 주파수가 상이하면, 위상 오차는 위상이 시작점에서 서로 일치할지라고 점차적으로 증가한다. 위상 오차가 소정의 범위를 초과하면 귀환 루프는 동작하게 되어 주파수는 서로 일치하게 된다.
본 발명은 첨부한 도면을 참조하여 이하의 상세한 설명으로부터 더욱 명확히 이해될 수 있을 것이다.
본 발명의 바람직한 실시예의 상세한 설명에 앞서 종래의 클록 재생 회로와 그것을 이용한 소자들을 본 발명과 종래 기술간의 차이를 보다 명확히 이해할 수 있도록 설명한 것이다.
RZ(제로 복귀) 신호, NRZ(비제로 비복귀) 신호 등의 디지탈 직렬 데이타 스트림 DATA는 데이타 스트림을 변조하기 위해 사용되는 데이타 클록과 관련된 정보가 잠재적으로 포함되어 있다. 제1도는 데이타 신호로부터 데이타 클록을 추출하기 위해 Q값이 높은 필터를 제공하는 종래의 클록 재생 회로를 나타내고, 제2도는 그 동작의 타임 챠트를 나타내고 있다.
제1도에 도시한 바와 같이, 클록 재생 회로는 데이타 신호를 미리 알고 있는 데이타 클록의 ½ 사이클로 지연시키는 T/2 지연선(901)과, T/2 지연선(901)에 의해 지연된 데이타 신호와 원래의 데이타 신호의 배타적 논리합을 출력하는 EXOR 게이트(902)와, 높은 Q값을 가지며 데이타 클록의 주파수 부근의 신호만을 통과시키는 필터(903)와, 필터의 출력을 증폭하는 증폭기(904)와, 증폭기(904)로부터 출력하는 클록의 위상을 변경하는 위상 조절부(905)로 구성된다. 이 클록 재생 회로의 동작은 제2도를 참조하여 설명한다.
전송 장치에서 데이타 신호를 변조시키기 위해 사용되는 데이타 클록과 데이타 신호를 도면에 도시한 대로 였다고 가정한다. T/2 지연선(901)에 의해 지연된 데이타 신호는 노드 a로 나타낸 것과 같은 신호가 되기 때문에, EXOR 게이트(902)의 출력으로서 도시된 바와 같은 신호를 얻을 수 있다. 이 신호는 일부 펄스를 생략한 데이타 클록에 대응한다. 필터(903)의 Q값이 높기 때문에, 필터는 데이타 클록의 주파수와 동일한 주파수를 갖는 발진 신호를 출력시킨다. 그러나, 이 신호의 위상은 원래의 데이타 클록과 동기하고 있지 않기 때문에, 위상 조절부(905)는 원래의 데이타 클록과 이 신호의 위상이 동기하도록 변화시킨다. 위상 조절부(905)에서의 조절은 신호선의 길이를 변화시킴으로서 실행된다.
제1도에 도시한 클록 재생 회로는 구성이 간단하지만, 재생가능한 주파수는 필터(903)의 통과 대역폭에 대응하는 매우 좁은 주파수 범위로 제한되고, 필터는 데이타 클록 주파수에 따라 변경시킬 필요가 있다. 이것은 클록의 재생가능한 주파수가 제한되는 문제를 야기시킨다. 또한 위상 조절부(905)의 지연값은 각 장치 마다 각각 설정할 필요가 있고, 제조 공정에서 신호선의 길이를 조정할 필요가 있기 때문에, 제조 공정이 복잡하게 된다. 이것은 클록 재생 회로가 집적 회로 형태로 제조하는 것이 곤란한 문제가 있다.
데이타 통신 시스템에 있어서는 넓은 주파수 범위를 갖는 클록을 데이타 신호로부터 재생할 수 있는 것이 요구되고 있으나, 제1도에 도시된 클록 재생 회로는 이러한 조건을 충족시킬 수 없게 된다. 그래서 종래에는 위상 동기 루프(PLL)를 포함하는 다른 클록 재생 회로가 제안되었다. 통상의 PLL 회로에 있어서, 위상 비교 회로(위상 검출기), 루프 필터 및 전압 제어 발진 회로(VCO)는 환형으로 접속되어 있다. VCO로부터 출력하는 클록과 데이타 신호에 포함되는 데이타 클록간의 주파수 오차가 크게되면, 클록은 데이타 클록으로 집속될 수 없게 된다.
제3도에 도시한 회로를 갖는 클록 재생 회로는 자체 수신되는 데이타 신호로 부터 수신된 데이타 신호를 재생하기 위해 요구되는 클록을 재생시키는 클록 재생 회로로서 제안되었다. 클록 재생 회로는 위상 주파수 동기 루프(PFLL)로 실현된다. 제3도에서, 참조 부호 911은 데이타 신호로서 기능하는 NRZ 신호가 수신되는 데이타 입력 단자를 나타내고, 912는 전압 제어 발진기(VCO)를 나타내며, 913은 지연 신호 SVCOQ가 VCO 신호 SVCO에 대해 지연되고 90°의 위상차로 VCO(912)로부터 공급되는 지연선을 나타내고, 914는 하나의 칩으로 집적화되어 있는 위상 주파수 검출기(PFD)를 나타내며, 915는 NRZ 신호와 VCO(912)로부터의 VCO 신호 SVCO간의 위상차를 검출하는 위상 검출기(PD)를 나타내고, 916은 NRZ 신호와 지연선(913)을 통해 전송되는 지연 신호 SVCOQ간의 위상차를 검출하는 직각 위상 검출기(QPD)를 나타내며, 917은 PD(915)로부터 공급되는 위상차 검출 신호 Q1과 QPD(916)로부터 공급되는 위상차 검출 신호 Q2에 기초하여 NRZ 신호와 VCO(912)의 VCO 신호 SVCO간의 주파수 오차를 검출하는 주파수 검출기(FD)를 나타내고, 918은 PD(915)로부터 공급되는 위상차 검출 신호 Q1과 FD(917)로부터 공급되는 주파수 오차 검출 신호 Q3을 합성함으로써 구성되는 합성 신호 Q1+Q3를 처리하는 로우 패스 필터로서 동작하는 루프 필터(LF)를 나타내며, 919는 npn 트랜지스터를 나타내고, 920 및 921은 저항을 나타내며, 922는 커패시터를 나타낸다.
루프 필터(8)로부터 공급되는 전압 Vc는 제어 전압으로서 VCO(912)에 공급된다. VCO(912)는 제어 전압 Vc의 주파수에 대응하는 주파수인 VCO 신호 SVCO를 공급한다. 클록 재생 회로는 VCO(912)의 출력 신호 SVCO를 NRZ 신호로부터 재생한 클록 CLK로서 공급한다. 매 사이클 슬립마다 즉 NRZ 신호와 VCO(912)의 VCO 신호 SVCO간의 위상차가 360°로 넓어질 때마다 NRZ 신호의 데이타 클록과 VCO(912)의 VCO 클록 SVCO의 주파수간의 오차를 검출하고, NRZ 신호의 데이타 클록과 VCO(912)의 VCO 클록 SVCO의 주파수간의 일치를 도모하고 있다.
제3도에 도시한 클록 재생 회로를 고려해 볼때, NRZ 신호의 데이타 클록과 VCO(912)의 VCO 클록 SVCO의 오차는 매 사이클 슬립마다 검출된다. 따라서, NRZ 신호의 데이타 클록과 VCO(912)의 VCO 클록 SVCO의 주파수간의 오차가 작아지면, 루프 필터(918)로부터 공급되는 전압 Vc는 로우 상태가 된다. 그 결과, 주파수 검출을 위해서는 너무 많은 시간이 소요된다. 따라서, 클록 재생의 고속화를 도모할 수 없는 문제가 있었다.
상기의 결점을 극복하기 위하여 위상 검출기(915)와 주파수 검출기(917)의 이득을 상승시키는 경우에는 NRZ 신호의 데이타 클록과 VCO(912)의 VCO 클록 SVCO의 주파수간의 오차가 축소될 때 조차도 루프 필터(918)로부터 공급되는 전압 VC는 하이 상태로 유지할 수 있지만, 이와 같이 하면 데이타 통신중에 타이밍 지터가 증가하는 문제점이 있다.
제4도는 종래의 위상 검출기와 종래의 위상 동기 루프(PLL)에 사용되는 챠지 펌프를 나타낸 회로도이다.
제4도에서, 참조부호 931은 위상 검출기를 나타내고, 932는 전압 제어 발진기(VCD)로부터 그 데이타 입력 단자 D를 통하여 VCO 클록을 수용하고 동기 신호(여기서는 래치 신호)입력 단자 C를 통해 데이타 신호 DATA IN(여기서는 DATA)을 수용하는 래치(D 플립플롭)를 나타내며, 933은 단사 펄스 OS를 발생시키기 위해 데이타 신호 DATA를 입력시키는 단사 펄스 발생기를 나타내고, 934는 래치(932)로부터 공급되는 부(-)위상의 출력(여기서는로 나타낸 신호는 로우로 동작한다)와 단사 펄스 발생기(933)로부터 공급되는 단사 펄스 OS를 NAND 처리하고 VCO 클록의 주파수를 상승시키기 위한 업 신호 UP를 출력시키는 NAND 회로를 나타내며, 935는 래치(932)로부터 공급되는 정(+)위상 신호 Q와 단사 펄스 발생기(933)로부터 공급되는 단사 펄스 OS를 AND 처리하고 VCO 클록의 주파수를 하향시키기 위한 다운 신호 DWN을 출력시키는 AND 회로를 나타내고, 936은 챠지 펌프를 나타내며, VCC는 전원 전압선을 나타내며, 937은 NAND 회로(934)로부터 전송되는 업 신호 UP에 의해 온·오프 상태가 제어되는 pnp 트랜지스터를 나타내고, 938은 AND 회로(935)로부터 전송되는 다운 신호 DWN에 의해 온·오프 상태가 제어되는 npn 트랜지스터를 나타낸다.
VCO 클록이 데이타 신호 DATA보다 앞서 있는 것으로 위상 검출기(931)가 결정하면, 래치(932)의 정위상 출력 Q는 하이가 되고, 부위상 출력는 로우가 된다. 그 결과, 단사 펄스 발생 회로(933)가 단사 펄스 OS를 발생하는 동안 업 신호 UP는 하이가 되며, 다운 신호 DOWN도 하이가 된다. 따라서, 챠지 펌프(936)의 pnp 트랜지스터(937)는 OFF되고, npn 트랜지스터(938)는 ON된다. 이로써 루프 필터에서 챠지 펌프(936)내로 전류가 흐른다. 반대로, VCO 클록이 데이타 신호 DATA보다 지연되고 있는 경우에는, 래치(932)의 출력 Q는 로우가 되고, 출력는 하이가 된다. 그 결과, 단사 펄스 발생 회로(935)가 단사 펄스 OS를 발생하는 동안 업 신호 UP는 로우를 유지하고, 다운 신호 DOWN도 로우를 유지한다. 따라서 이 경우에는, 챠지 펌프(936)의 pnp 트랜지스터(937)는 ON되고, npn 트랜지스터(938)는 OFF된다. 이로써 챠지 펌프(936)에서 루프 필터로 전류가 흐른다. 이하 정위상 및 부위상이라는 용어는 생략된다. 전술한 바와 같이, 부위상 신호는 바아(/)로 표시된다.
제4도에 도시된 위상 검출기(931)에 있어서는 단사 펄스 발생 회로(933)는 단사 펄스 OS를 발생시키고, 챠지 펌프 구동 신호(업 신호 UP와 다운 신호 DOWN)에 대한 펄스폭을 결정한다. 데이타 신호 DATA가 고주파인 경우, 단사 펄스 OS를 발생시키기가 곤란하여, 고주파 데이타 신호 DATA를 따라 펄스 발생을 유지할 수 없는 문제점이 있었다.
제4도에 도시된 챠지 펌프(936)에 있어서는 데이타 신호 DATA가 고주파수를 가지며 단사 펄스 OS의 펄스폭이 짧아지고 챠지 펌프 구동 신호의 펄스폭이 짧아지면, 이러한 상호 변화에 응답하는 동작이 곤란하게 된다. 따라서, 고주파 데이타 신호 DATA를 적절히 처리할 수 없는 문제점이 있었다.
전술한 바와 같이, PLL 회로는 클록 재생 회로로서 이용된다. 제5도는 클록 재생 회로로 이용된 PLL 회로의 기본 구조를 도시한다.
PLL 회로는 직렬 신호 DATA IN에 내포된 클록 CLK를 재생한다. 이 회로에 있어서, 오차 수속용 펄스 발생 회로(941), 챠지 펌프(942), 루프 필터(945) 및 전압 제어 발진기(VCO)(950)가 상호 접속된다. 오차 수속용 펄스 발생 회로(941)는 위상 검출기(PD) 또는 위상 주파수 검출기(PFD)중 하나가 가능하다.
최근에, 오차 수속용 펄스 발생 회로(941), 챠지 펌프(942), 루프 필터(945)의 연산 증폭기(946) 및 전압 제어 발진기(VCO)는 반도체 집적 회로(20)에 내장되어 있다. 데이타 신호 DATA의 주파수에 따라서 루프 필터(945)의 특성을 규정하기 위해, 루프 필터(945)내에 포함된 저항(947,948)과 커패시터(949)는 반도체 집적 회로(951)에 외부적으로 접속된다. 도면 부호 952~955는 반도체 집적 회로(951)의 외부 단자를 나타낸다. 또한, VCO(950)는 수정 공진기(도시생략)가 외부적으로 접속되어 있다.
오차 수속용 펄프 발생 회로(941)는 소정 대역이나 임의 값(0 또는 ½) 오차 수속용 펄프 발생 회로(941)는 소정 대역이나 임의 값(0 또는 ½)으로 수속시키기 위한 업으로 수속시키기 위한 업펄스및 다운 펄스 DWN을 발생한다. VCO 클록 CLK의 주파수가 데이타 클록 또는 데이타 신호의 주파수 이하이거나 VCO 클록 CLK가 데이타 클록 또는 데이타 신호 DATA보다 지연되는 경우에는 업 펄스가 공급된다. 그 반대의 경우는 다운 펄스 DWN이 공급된다. 챠지 펌프(942)는 업 펄스의 펄스 폭에 비례하는 양으로 q를 방출하고, 다운 펄스 DWN의 펄스폭에 비례하는 양으로 전하 q를 흡수한다. 이러한 동작은 용이하게 하기 위해서는 챠지 펌프(942)의 출력을 전원 전압 VCC와 -VCC 사이의 전체 범위에 걸쳐 이루어져야만 한다.
외부 단자(954)와 이 외부 단자에 연결된 본딩 와이어간의 관계나 외부 단자(954)와 본딩 와이어간의 관계 및 다른 본딩 와이어나 단자 또는 패키지와의 관계에서 챠지 펌프(942)의 출력에는 기생 인덕턴스나 기생 용량이 존재한다. 데이타 클록이나 데이타 신호 DATA의 주파수가 1Gbps 정도 이상이 되면, 이들 기생 인덕턴스나 기생 용량을 무시할 수는 없게 되며, 그에 따라서, 챠지 펌프(942)의 출력은 전원 전압 VCC와 -VCC 사이의 전 범위에 걸쳐 이루어지지 못하기 때문에 파형이 왜곡된다. 이 때문에, 챠지 펌프(942)는 입력 펄스폭에 비례하는 양으로 전하를 방출하거나 흡수하는 동작을 달성하지 못한다. 상기 문제는 소형화를 위해 전체 루프 필터가 반도체 집적 회로에 내장된 회로에서도 발생한다. 이것은 데이타 주파수가 임의의 큰 값에 도달할 때 챠지 펌프(942)의 출력 라인의 기생 용량으로 인해 보다 신속한 동작이 불가능하기 때문이다.
전술한 바와 같이, 데이타 통신 시스템에서는 광역 주파수 범위를 갖는 클록이 데이타 클록으로부터 재생될 수 있어야 한다. 제6도는 종래의 다른 클록 재생회로의 구성을 도시하는 블록도이다.
제6도에 도시된 클록 재생 회로에 있어서, 도면 부호 961은 전압 제어 발진기(VCO)를 나타내고, 963은 로우 패스 필터를, 964는 위상 주파수 비교기(PFD)를, 965는 PFD 챠리 펌프를 나타낸다. 또, 도면 부호 966은 위상 비교기(PD)를 나타내고, 967은 PD 챠지 펌프를, 968은 ½ 분주기를, 969는 위상 오차 검출기(동기 검출기)를 나타낸다. 이 클럭 재생 회로에서, VCO(961), 로우 패스 필터(963), PFD(964) 및 PFD 챠지 펌프(965)는 제1루프를 형성하고, VCO(961), 로우 패스 필터(963), PD(966) 및 PD 챠지 펌프(967)는 제2루프를 형성한다. 제1루프에서, PFD(964)는 VCO(961)로부터의 클록 출력을 기준 클록 fr과 비교하여, 이 비교 결과가 PFD 챠지 펌프(965)와 로우 패스 필터(963)를 통하여 VCO(961)로 피드백된다. 이러한 방법으로 VCO(961)로부터의 클록 출력은 기준 클록과 동기되어 이들의 주파수가 일치된다. 제2루프에서, ½ 분주기(968)는 VCO(961)로부터의 클록 출력은 분주하고, PD(966)는 분주된 클록과 데이타 신호의 위상을 비교하여, 비교된 결과가 PD 챠지 펌프(967)와 로우 패스 필터(963)를 통하여 VCO(961)로 피드백된다. 이러한 방법으로 VCO(961)로부터의 클록 출력은 데이타 신호에 포함된 데이타 클록과 동기된다.
먼저, 제2루프를 비동작 상태로 한 뒤에 제1루프를 동작 상태로 한다. VCO(961)로부터의 클록 출력을 제1루프로 기준 클록 fr에 충분히 동기시킨다. 클록의 주파수가 기준 클록 fr의 주파수와 거의 일치된 시점에서, PED(964)를 비동작 상태로, PD(966)를 동작 상태로 함으로써 제1루프를 비동작 상태로, 제2루프를 동작상태로 전환한다. 이러한 방법으로, VCO(961)로부터의 클록 출력을 데이타 신호에 동기시킨다. 즉, 데이타 신호의 재생에 필요한 데이타 클록이 재생된다. 데이타 신호의 주파수 및 위상의 변화로 인해 VCO(961)로부터의 VCO클록 출력과 데이타 신호가 동기되지 못하는 경우, 동기 검출기(969)는 이러한 상태를 검출하여 제2루프를 비동작 상태로, 제1루프를 동작 상태로 전환한다. VCO 클럭의 주파수를 기준 클록 fr의 주파수와 일치시킨 다음, 제1루프를 제2루프로 전환한다. 이러한 방법으로 VCO 클록을 다시 데이타 신호에 동기시킨다.
PLL 회로가 NRZ 데이타 신호로부터 클록을 재생하는 경우, 주파수와 위상의 양쪽을 서로 일치시킬 필요가 있지만, 주파수와 위상의 양쪽을 데이타 클록과 직접 동기시키는 것은 곤란하기 때문에, 제16도에 도시된 바와 같이, 먼저, VCO 클록의 주파수를 제1루프에서 기준 클록 fr의 주파수와 일치시키고 나서 VCO 클록의 위상을 제2루프에서 데이타 신호의 위상과 일치시킨다.
전술한 바와 같이 제6도에 도시된 클록 재생 회로에 있어서, 제1루프에서 제2루프로의 전환은 동기 검출기에 의해 실행된다. 상기 동기 검출기 PFD와 PD의 동작 상태를 변화시킴으로써 이러한 전환을 실행한다. 그러나, PED와 PD사이에는 위상의 오프셋이 존재하기 때문에, 제1루프를 제2루프로 전환한 후에 VCO 클록을 데이타 신호에 동기시키기 위해서는 상당히 긴 시간이 필요하다는 문제점이 발생한다. 또한, VCO 클록이 데이타 신호와 동기되지 않을 때 제1루프는 다시 동작 상태가 된다. 그러나 위상의 오버슈트 때문에 VCO 클록을 기준 클록과 동시시키는데는 상당히 긴 시간이 필요하다. 즉, VCO 클록이 데이타 신호와 동기되지 않은 경우 VCO 클록이 다시 데이타 신호와 동기될 때까지 상당히 긴 시간이 필요하다. 이러한 문제점으로 인해, 동기화에 요구되는 시간이 길기 때문에 통신 효율이 감소된다.
이하, 본 발명의 실시예를 도면을 참고로 설명한다. 동일하거나 유사한 구조를 갖는 장치에는 동일한 참조 부호가 부여되어 있다.
제7도는 제1실시예의 클록 재생 회로를 도시한다. 제7도에 도시된 바와 같이, 클록 재생 회로는 위상 검출기(20), 루프 필터(30), 주파수 오차 검출 회로(40), 전압 제어 발진기(VCO)(50) 및 3상 클록 발생 회로(51)를 구비한다. 위상 검출기(20)는 데이타 신호 DATA IN(이후부터 DATA로 사용)를 수신하고, 갱신된 데이타 신호 RDATA를 출력한다. VCO는 상보형 클록 CLK와,, 즉 VCO 클록을 출력한다.
위상 검출 회로(20)에서, 2개의 D형 플립플롭(21A,21B)이 직렬 접속되고, 배타 논리합(EXOR 게이트)(22A)의 입력 단자가 D형 플립플롭(21A)의 데이타 입출력 단자에 접속되며, EXOR 게이트(22B)의 입력 단자가 D형 플립플롭(21B)의 데이타 입출력 단자에 접속된다.
D형 플립플롭(21A)의 입력단자 D에는 데이타 신호 DATA가 공급되고, D형 플립플롭(21B)의 클록 입력 단자에는 정위상 클록 CLK가 공급되며, D형 플립플롭(21A)의 클록 입력 단자에는 클록 CLK의 반전 신호인 부위상 클록가 공급된다.
D형 플릭플롭(21A,21B)의 데이타 출력 단자 Q의 신호는 QA와 RDATA를 형성한다. EXOR 게이트(22A,22B)의 출력 단자의 신호는 PDA와 PDB를 형성한다.
데이타 신호 DATA는 복수의 사이클 예컨대 20 사이클 동안 0 또는 1로 지속하는 신호일 것이다. 그러나 데이타 신호 DATA가 이러한 신호일 경우 파형의 크기가 커지기 때문에 도면에 이러한 신호를 표시하기에는 어려움이 있다. 따라서, 데이타를 용이하게 표시하기 위해 데이타 신호 DATA는 각 사이클에 대해 주기적으로 변화하는 펄스 스트림으로서 표시된다. 이러한 표시는 다른 실시예에서도 마찬 가지이다.
위상 오차 신호 PDA는 데이타 신호 DATA가 상승할 때부터 부위상 클록가 상승할 때까지 하이 레벨을 유지하며, 그 펄스 폭은 부위상 클록에 대한 데이타 신호 DATA의 위상 오차를 나타낸다. 데이타 신호 DATA가 고주파수로 변화하는 경우 데이타 신호의 펄스는 사인파에 근접하고 펄스의 로우 레벨 일부는 주변 펄스의 로우 레벨 일부와 중첩된다. 이러한 중첩은 데이타 신호 DATA의 에지 변화를 야기하고 에지 변화는 부위상 클록의 위상지터(phase jitter)를 초래한다. 신호 PDB는 이러한 위상 지터를 개선하기 위해 사용된다.
위상 검출기(20)의 출력은 루프 필터(30)와 주파수 오차 검출 회로(40)에 공급된다.
루프 필터(30)는 로우 패스 필터와 가산 회로를 조합함으로써 형성된다. 가산 동작의 비율을 결정하는 저항(31A,31B)의 단자는 EXOR 게이트(22A,22B)의 출력단자에 각각 접속되며, 저항(31A)의 다른 단자는 연산 증폭기(32)의 비반전 입력 단자에 접속되고, 저항(31B)의 다른 단자는 연산 증폭기(32)의 반전 입력단자에 접속된다. 이 회로를 로우 패스 필터로 구성하기 위해 연산 증폭기(32)의 반전 입력 단자와 출력 단자 사이에는 커패시터(33)와 저항(34)이 직렬 접속된다. 저항(31B)의 저항값이 R이면 저항(31A)의 저항값도 역시 R이다.
따라서, 위상 오차 신호와 관련하여 루프 필터(30)는 신호 PDA-PDB의 저주파 성분을 통과시킨다.
주파수 오차 검출 회로(40)는 위상 오차 신호 PDA와 클록 CLK 및를 기초로 위상 오차 신호 RDA의 인접 펄스간의 위상차에 비례하는 값을 갖는 주파수 오차 신호 FD를 출력한다.
전압 제어 발진기(VCO)(50)는 주파수가 루프 필터(30)의 출력 전압에 비례하는 상보형 클록 CLK와를 출력한다. VCO(50)는 입력 전압이 V일때 클럭 CLK의 주파수 f가 f=fo+aV가 되도록 설정된다. 여기서, a는 상수이고 fo는 고유 발진 주파수이다.
클록 CLK와가 3상 클록 발생 회로(51)에 공급되어 클록 Ø1, Ø2, Ø3가 발생된다. 제10도에 도시된 바와 같이, 클록 클록 Ø1, Ø2, Ø3의 주파수는 각각 클록 CLK 주파수의 3배이다. 클록 Ø1, Ø2, Ø3의 충격 계수는 각각 ⅓이다. 클록 Ø2와 Ø1간의 위상차 및 클록 Ø3과 Ø2간의 위상차는 각각 클록 CLK의 1사이클과 동일하다. 클록 Ø1, Ø2, Ø3는 주파수 오차 검출 회로(40)에 사용된다.
제8도는 주파수 오차 검출 회로(40)의 구성에 대한 일예를 도시한다. 주파수 오차 검출 회로(40)는 동일한 구성을 갖는 병렬 배치된 3개의 회로를 포함한다.
주파수 오차 검출회로(40)는 입력부에 레벨 변환 회로(132)를 구비한다. 레벨 변환 회로(132)는 로우 레벨이 제로 레벨인 위상 오차 신호 PDA를 제3도에 도시된 바와 같이 로우 레벨과 하이 레벨의 평균치가 제로 레벨이 되는 위상 오차 신호 PE로 변화시킨다.
이와 같이 하면, 위상 오차 신호 PE의 펄스를 1사이클 동안 적분함으로써 얻어진 위상 오차 계산의 정확도는 펄스의 하이 레벨만을 적분해서 얻어진 것 보다도 우수하다. 그 이유는 제4도에 도시된 바와 같이, t1, t2, T를 결정하면,
-t1 + t2 = -(T-t2) + t2 = 2t2 -T가 되고, 여기서, T는 한 사이클을 나타낸다. 루프 필터(30)가 존재하기 때문에 T는 급격하게 변화되지 않는다. 2개의 인접 펄스에 대한 상기 식의 값을 각 사이클에 대해 각각 계산하여 이들 값의 차를 계산하면, T는 소거되고 그 차이는 위상 오차의 2배의 값이 된다.
레벨 변환 회로(132)의 출력 단자는 스위치(101A,101B,101C)를 통해서 각각 적분 회로(110A,110B,110C)에 접속된다. 적분회로(110A)는 저항(111A)의 일단이 반전 증폭 회로(112A)의 입력 단자에 접속되고, 반전 증폭 회로(112A)의 입력 단자와 출력 단자 사이에는 커패시터(113A)와 스위치 소자(114A)가 병렬로 접속되어 있다. 적분 회로(110B,110C)는 적분 회로(110A)와 동일한 구성을 갖는다.
적분 회로(110A)의 출력 단자는 2개의 입력 단자를 갖는 가산 회로(120A)의 한쪽의 입력 단자에 접속된다. 적분 회로(110C)의 출력단자는 가산 회로(120A)의 다른 입력 단자에 접속된다. 가산 회로(120A)의 2입력 단자는 각가 2개의 커패시터(121A,122A)에 접속되며, 2개의 커패시터(121A,122A)는 반전 중폭 회로(123A)의 입력 단자에도 공통 접속되어 있다. 커패시터(124A)와 스위치 소자(125A)는 반전 증폭 회로(123A)의 입력 단자와 출력 단자 사이에 병렬 접속된다. 가산 회로(120B,120C)는 적분 회로(120A)와 동일한 구성을 갖는다. 적분 회로(110B,110A)의 출력단자는 가산 회로(120B)의 2입력 단자에 접속되며, 적분 회로(110C,110B)의 출력단자는 가산 회로(120C)의 2입력 단자에 접속된다.
가산 회로(120A,120B,120C)의 각 출력 단자는 각각 스위치 소자(130A,130B,130C)와 저항(131A,131B,131C)의 각가을 통해 공통 단자에 접속된다.
스위치 소자(101A,114B,125B,130C)는 클록 Ø1이 하이 레벨일 때만 온이 되고, 스위치 소자(101B,114C,125C,130A)는 클록 Ø2이 하이 레벨일 때만 온이 되며, 스위치 소자(101C,114A,125A,130B)는 클록 Ø3이 하이 레벨일 때만 온이 된다.
주파수 오차 검출회로(40)의 동작을 제10도를 참조하여 설명한다.
클록 Ø1/Ø2/Ø3의 각가이 하이 레벨인 동안 스위치 소자(101A/101B/101C)가 온이 되고, 적분 회로(110A/110B/110C)에서 위상 오차 신호 PE가 각각 적분된다. 이것은 클록 Ø1이 하이 레벨인 동안 스위치 소자(110A)가 온이 되어 적분 회로(110A)에서 위상 오차 신호 PE가 적분되며, 클록 Ø2가 하이 레벨인 동안 스위치 소자(101B)가 온이 되어 적분 회로(110B)에서 위상 오차 신호 PE가 적분되는 것 등을 의미한다. 다음에도 이러한 표현이 사용될 것이다.
클록 Ø1이 하이 레벨인 동안 적분 회로(110A)의 적분치 S1A와 적분 회로(110C)의 적분치 S1C는 가산 회로(120A)에 공급된다. 적분치 S1A가 변화하는 경우에도 스위 소자(101C)가 오프되어 있기 때문에 적분치 S1C는 일정하다. 따라서, S1C는 S1A와 S1C의 합의 변화분을 계산하는 가산 회로(120A)의 출력에 영향을 주지 않는다. 그러나, 클록 Ø1이 로우 레벨로 변화되고 클록 Ø2가 하이레벨로 변화되는 경우, 스위치 소자(114C)가 오프되기 때문에 적분치 S1C가 변화된다. 가산 회로(120A)의 출력은 S1C가 음일 때 양으로 변화하며, 적분치 S1C가 양일 때 음으로 변화된다. 따라서, 스위치 소자(114A)가 오프되어 적분치 S1A는 변화되지 않고 일정하게 유지된다. 결과적으로 S1A는 가산 회로(120A)의 출력에 영향을 주지 못한다. 따라서, 가산 회로(120A)의 출력은 S1A-S1C에 비례한다. 이것은 가산 회로(120A~120C)가 적분 회로(110C,110A,110B)의 리셋시점에 각각 감산기로서 동작함을 의미한다.
이러한 방법으로 클록 Ø3/Ø1/Ø2의 각각이 하이 레벨인 동안 가산 회로(120A/120B/120C)에는 각각의 주파수 오차(S2A/S2B/S2C)가 출력된다. 이 기간 동안, 스위치 소자(101A/101B/101C)가 오프되기 때문에 주파수 오차(S2A/S2B/S2C)는 일정하게 유지된다. 또한, 클록 Ø2/Ø3/Ø1이 하이 레벨로 변화되는 시점에서, 스위치 소자(130A/130B/130C)가 온이 되므로 주파수 오차(S2A,S2B,S2C)에 비례하는 전위가 주파수 오차 FD로서 출력된다.
그 다음에, 클록 Ø3/Ø1/Ø2이 하이 레벨인 동안 적분 회로(110A,110B,110C)의 적분치와 가산 회로(120A,120B,120C)의 가산치가 리셋됨과 동시에 커패시터(124A/124B/124C)도 리셋된다.
다음에, 제7도에 도시된 클록 재생 회로의 동작을 설명한다.
위상 지터를 제거하기 위해, 위상 오차 신호(PDA+PDC)-PDB와 주파수 오차 신호 FD간의 차에 대한 저주파 성분을 전압 제어 발진기(VCO)(50)의 입력단자에 공급된다. 주파수 오차가 크면 위상 오차 신호(PDA+PDC)-PDB는 불규칙적으로 변화되며, 그 시간 평균치는 제로가 된다. 따라서, 주파수 오차 신호 FD는 주파수 수속에 기여한다.
즉, 클록 CLK의 주파수가 데이타 신호 DATA에 포함된 데이타 클록 CLK0의 주파수보다 큰 경우에는 제10도로부터 용이하게 이해할 수 있도록 주파수 오차 신호 FD가 음이되고, VCO(50)에 대한 입력 전압이 감소하며, 클록 CLK의 주파수가 저하된다. 반대의 경우에는, 역 동작이 실행된다.
클록 CLK의 주파수가 데이타 클록 CLK0의 주파수가 근접할 경우, 주파수 오차 신호 FD는 제로에 근접하고, 위상 오차 신호(PDA+PDC)-PDB를 이용하는 위상 수속 동작이 개시된다.
제1실시예에서, 주파수 오차 신호의 2개의 인접 펄스간의 차는 주파수 오차 신호의 각 펄스에 대해 계산된다. 따라서, 본 발명에 있어서는, 종래 기술과 같이 사이클 슬립이 발생되지 않더라도 위상 오타를 검출할 수 있으며, 주파수 오차 검출 회로(40)의 응답 시간을 향상시키고, 주파수 오차 검출회로(40)가 응답하는 주파수 오차의 하한치를 작게할 수 있다. 결과적으로 위상 수속 동작으로 천천히 진행될 수 있다.
제11도는 제2실시예의 주파수 오차 검출 회로를 도시한다.
본 주파수 오차 검출 회로는 예컨대 제7도에 도시된 클록 재생 회로에 적용되며, 주파수 오차 검출 회로(40)를 대신해서 사용된다. 그러나, 주파수 오차 검출 회로에는 입력 신호 DATA와 클록 CLK가 공급된다. 제2도에 도시된, 주파수 오차 검출 회로(40)는 3개의 병렬 접속 회로를 포함하지만, 본 실시예의 주파수 오차 검출 회로는 병렬 접속된 제1회로(140A)와 제2회로(140B)로 구성된 2개의 회로를 포함한다.
제1회로(140A)와 제2회로(140B)는 서로 동일 구성을 갖는다. 제1회로(140A)는 위상 오차 검출·제어 회로(160)로부터 제공된 타이밍 신호 Ø1 및 상보적인 위상 신호 PE1과에 의해 구동된다. 제2회로(140B)는 위상 오차 검출·제어 회로(160)로부터 제공된 타이밍 신호 Ø2 및 상보적인 위상 오차신호 PE2와에 의해 구동된다.
제12도는 위상 오차 검출·제어 회로(160)의 구성예를 도시한다.
D형 플립 플롭(161)은 클록 CLK의 상승 구간에서 입력 신호 DATA를 유지하고 신호 RDATA(갱신된 데이타)를 출력하며, 지연 회로(162)는 일정시간 td로 입력 신호 DATA를 지연시키고 신호 Ø2를 출력한다. 상보적인 위상 오차 신호 PE1과은 신호 RDATA와 Ø2가 입력되는 AND 게이트(163)에 의해 얻어진다. AND 게이트(163)는 정위상 신호와 부위상 신호가 출력되는 2개의 출력 단자를 구비한다. 이하에서, 이러한 유형의 AND 게이트는 상보형 AND 게이트로 지칭된다. 시간 td는 클록 CLK의 상승 후에 D형 플립 플롭(161)의 데이타 입력 단자 D에서 정위상 출력 단자 Q로의 신호 전송 시간과 동일하게 결정된다. 상보적인 위상 오차 신호 PE2와는 신호 RDATA 와 신호 Ø2가 입력되는 상보형 AND 게이트(164)에 의해 얻어진다.
제12도에 도시된 회로의 주요 신호는 제14도에 도시되어 있다. 설명을 간략화하기 위해, 입력 신호 DATA에 대한 신호 Ø2의 지연을 제외한 신호 전송 지연이 제8도에 제외되어 있다.
위상 오차 신호 RE1의 펄스 폭은 신호 Ø2의 상승 구간으로부터 클록 CLK의 상승 구간과 동기하는 신호 RDATA의 상승 구간까지이다. 위상 오차 신호 PE2의 펄스 폭은 신호 Ø2의 하강 구간에서부터 클록 CLK의 상승 구간과 동기하는 신호 RDATA의 하강 구간까지이다.
종래와 같이 사이클 슬립이 발생하지 않더라도, 위상 오차 신호 PE1과 PE2의 인접한 펄스폭의 차의 부호, 예를 들어(t2-t1)과 (t3-t2)의 부호를 검출함으로써, 주파수 오차 검출 회로(60)의 응답 속도를 향상시킬 수 있으며, 주파수 오차 검출 회로가 응답하는 주파수 오차의 하한치를 작게할 수 있다.
제2실시예에 있어서, 클록 CLK의 주파수가 약 1 GHz 정도로 상정하고 있으므로 주파수 오차는 아날로그 회로에서 고속으로 계산될 것이다. 따라서, 주파수 오차 검출 회로는 GaAs MES 트랜지스터와 같은 MES 트랜지스터, 전류 스위칭 회로와 차동형 및 병렬 접속된 제1회로(140A)와 제2회로(140B)를 포함한 2개의 회로를 구비한다. 또한, 이하에 설명하는 회로 기술의 개선이 명백해진다.
제8도에 도시된 (t2-t1) 과 (t3-t2)는 각각 제2회로(140B)와 제1회로(140A)에서 계산된다.
제1회로(140A)의 적분 회로(141A)의 구성예는 제13a도에 도시되어 있다.
연산 증폭 회로(171)는 연산 증폭 회로에 입력/출력 버퍼, 출력 진폭 제한 회로 및 윈도우 비교기(도시생략)를 포함한 구성이고, 상보적인 입력/출력 단자를 갖는다. 커패시터(172)는 연산 증폭 회로(171)의 반전 입력 단자와 비반전 출력 단자 사이에 접속된다. 커패시터(172)는 연산 증폭 회로를 적분 회로로서 기능시키기 위해 제공된다. 스위치 소자(173)는 커패시터(172)와 병렬 접속된다. 스위치 소자(173)는 커패시터(172)에 축전된 전하를 방전한다. 마찬가지로, 커패시터(174)는 연산 증폭 회로(171)의 비반전 입력 단자와 반전 출력 단자 사이에 접속되며, 스위치 소자(175)는 커패시터(174)와 병렬 접속된다. 스위치(173,175)는 구동기(141)에서 출력된 출력 신호Ø1에 의해 온 또는 오프 제어된다. 스위치 소자(173,175)는 MES 트랜지스터 스위치이며, 후술하는 다른 스위치 역시 MES 트랜지스터 스위치이다. 구동기(176)의 입력 다자는 적분 회로(141A)의 제어 입력 단자이며, 이들 단자에 신호 Ø1이 공급된다.
제11도에서, 스위치 소자(142A)의 일단은 적분 회로(141A)의 반전 입력 단자에 접속되고, 스위치 소자(143A)의 타단은 전원 공급선 Vcc에 접속되어 있다. 스위치 소자(142A,143A)의 타단은 정전류원(144A)을 통하여 전원 공급선 Vee(도면중 역삼각형은 모두 전원 공급선(Vee)에 접속되어 있다. 적분 회로(141A)는 전하를 적분하기 위한 적분 회로로서 동작한다. 예컨대, 전원 공급선 Vcc와 Vee의 전위는 각가 1.2V와 -2.0V이다. 적분 회로(141A)의 비반전 입력 단자는 커패시터(145A)를 통해 전원 공급선 Vee에 접속된다. 커패시터(145A)는 적분회로(141A)의 2개의 입력단자의 기생 용량을 서로 동일하게 한다.
적분 회로(141A)의 2개의 입력 단자에 각각 접속된 회로는 제14도에 도시된 바와 같이 서로 비대칭이지만, 적분 회로(141A)의 출력이 각기 제13a도에 도시된 커패시터(172,174)를 통해 입력 단자로 피드백되므로 상보적인 입력 신호 S1A와 S2A는 대칭이다.
위상 오차 신호 PE1이 하이 레벨로 변화되면, 스위치 소자(142A)는 온되고, 스위치 소자(142B)는 오프되며, 신호 S1A의 전위는 감소된다. 따라서, 신호 S3A의 전위는 증가하며, 신호 S4A의 전위는 감소하고, 신호 S2A의 전위는 증가한다. 위상 오차 신호 PE1이 로우 레벨로 변화되면, 그 시점에서 신호 S1A, S2A, S3A 및 S4A의 전위는 유지된다. 신호 S3A의 전위는 위상 오차 신호 PE1의 펄스폭에 비례한다.
적분 회로(141A)의 비반전 출력 단자와 반전 출력 단자는 각각 커패시터(146A,147A)를 통해 리셋 기능을 갖는 차동 증폭 회로(148A)의 비반적 입력 단자 및 반전 입력 단자에 접속된다. 제13b도에 도시된 바와 같이, 차동 증폭 회로(148A)는 연산 증폭 회로(181), 리셋용 스위치 소자(182,183) 및 스위치 소자용 구동기(184)를 포함한다. 즉, 본 회로(148A)는 커패시터(172,174)가 제외된 적분 회로(141A)의 구성을 갖는다.
제11도에서, 차동 증폭 회로(148A)의 비반적 입력 단자와 반전 입력 단자는 각가 커패시터(151A,152A)를 통해 제2회로(140B)의 적분 회로(141B)의 반전 입력 단자와 비반전 입력 단자에 접속된다. 마찬가지로, 제2회로(140B)의 적분 회로(148B)의 반전 입력 단자와 비반전 입력 단자는 커패시터(151B,152B)를 통해 제1회로(140A)의 차동 증폭 회로(141A)의 비반전 출력 단자와 반전 출력 단자에 접속된다.
적분 회로(141A)에서와 동일한 방법으로, 위상 오차 신호 PE2가 하이 레벨로 변화되면, 신호 S3B의 전위는 증가하고, S4B의 전위는 감소한다. 신호 Ø1은 위상 오차 신호 PE2와 동일한 타이밍에서 하이 레벨로 변화하며, 제13a도와 제13b도에 도시된 스위치 소자(713,715,763,765)는 온되고, 커패시터(172,174)에 축전된 전하와 제11도에 도시된 커패시터에 축전된 전하가 방전된다. 차동 증폭 회로(148B)의 반전 및 비반전 단자의 입력 신호 S5B와 S6B는 제14도에 도시된 바와 같이 변화하고, 위상 오차 신호 PE2의 상승 구간에서의 신호 S5B의 부호는 (t2-t1)의 부호와 일치한다. 차동 증폭 회로(148B)는 신호 S5B와 S6B를 증폭하여 반전 출력 단자와 비반전 출력 단자에서 신호 S7B와 S8B를 출력한다. 적분회로(141B)의 입력 및 출력 신호에서와 동일한 방식으로, 차동 증폭 회로(148B)의 입력 신호 및 출력 신호는 신호 Ø2가 하이 레벨로 변화할 때까지 유지된다.
차동 증폭 회로(148B)의 반전 및 비반전 출력단자는 D형 플립플롭(149B)의 상보적인 데이타 입력 단자 D와에 각기 접속된다. D형 플립 플롭(149B)의 클록 입력 단자는 신호 Ø2가 공급되며, 신호 S7B와 S8B는 신호 Ø2의 상승 구간에서 이진 데이타로 변환되고, D형 플립 플롭에 유지된다. 또한, 신호 Ø2는 적분 회로(141B) 및 차동 증폭 회로(148B)의 제어 입력 단자에도 제공된다. 신호 Ø2가 하이 레벨인 경우, 커패시터(146B,147B) 및 적분 회로(141B)와 차동 증폭 회로(148B)의 커패시터에 축전된 전하는 방전된다. 따라서, 제14도에 도시된 예를 들어 (t2-t1)와 같은 위상 오차 신호 PE2와 PE1의 인접 펄스간의 위상폭 차가 음이되는 경우, D형 플립 플롭(149B)의 비반전 출력 단자 Q는 신호 Ø2의 상승 구간에 하이 레벨로 변화하여, 이 데이타는 신호 Ø2가 다시 상승할때까지 D형 플립 플롭(149B)에 유지된다. 이것은 D형 플립플롭(149A)에서도 동일하다.
D형 플립플롭(149A,149B)의 비반전 출력 단자는 AND 게이트(150A,150B)의 입력 단자에 각각 접속되며, 출력 데이타의 유효성 여부를 나타내는 신호Ø1과 Ø2는 D형 플립플롭(149A,149B)의 다른 입력 단자에 제공된다. D형 플립플롭(149A,149B)의 출력 단자는 AND게이트(153)의 입력 단자에 접속된다. 신호 Ø2가 하이 레벨이고 예를 들어 제14도에 도시된 (t2-t1)와 같은 위상 오차 신호 PE2와 PE1의 인접 펄스 간의 펄스폭 차가 음인 경우, 또는 신호 Ø1이 하이 레벨이고 예를 들어 제14도에 도시된(t3-t2)와 같은 위상 오차 신호 PE1와 PE2의 인접 펄스간의 펄스폭 차가 음인 경우, AND 게이트(153)에서 출력되는 주파수 오차 신호 FD는 하이 레벨이 된다.
주파수 오차 검출 회로(60)가 클록 재생 회로에 적용되는 경우, 주파수 오차 검출 회로(60)는 주파수 오차 신호 FD가 하이 레벨일 때에 클록 주파수를 증가시키고, 주파수 오차 신호 FD가 로우 레벨인 때에 클록 주파수를 감소시킨다.
제15도와 제16도는 제2실시예의 상기 주파수 오차 검출 회로가 제7도에 도시된 주파수 오차 검출 회로 대신에 사용되는 경우의 시뮬레이션 결과를 도시한다.
시뮬레이션 조건은 다음과 같다 :
트랜지스터 : GaAs 트랜지스터
클록 CLK0의 주파수 : 1.485 GHz(일정)
전압 제어 발진 회로(50)의 초기 발진 주파수 : 1.000 GHz
제17도는 제3실시예의 클록 재생 회로를 도시한다. 이 회로에 있어서, 위상 비교기(200), 루프 필터(210) 및 전압 제어 발진기(VCO)(50)를 구비한 루프에서 루프 필터(210)와 위상 비교기(200)의 사이에는 한쌍의 챠지 펌프 회로(220A,220B)가 접속된다.
제27도에 도시된 바와 같이, 루프 필터(210)에는 신호의 고주파 성분에서 리플 성분을 제거하는 리플 필터(271)와 로우 패스 필터(272)가 직렬 접속된다. 리플 필터(271)와 로우 패스 필터(272)의 이득은 약 20이다.
제18도는 위상 비교기(200)의 구성예를 도시하며, 제19도는 이 위상 비교기의 동작을 나타낸다.
D형 플립 플롭(201A)은 데이타 신호 DATA의 상승 구간에서 클록 CLK를 유지하며 신호 CK를 출력한다. 상보적인 업 신호 UP1과은 신호 CK1과 데이타 신호 DATA를 상보 출력형 AND 게이트(202A)에 공급함으로써 얻어진다. 상보적인 다운 신호 DWN1과은 신호과 데이타 신호 DATA를 AND게이트(203A)에 공급함으로서 얻어진다. 마찬가지로, 상보적인 업 신호 UP2와및 상보적인 다운 신호 DWN2와는 각각 입력 신호 DATA와 클록 CLK 및 D형 플립 플롭(201B)과 AND 게이트(202B,203B)를 사용함으로써 얻어진다.
업 신호 UP1/UP2의 각각은 클록 CLK가 데이타 신호 DATA/의 각 상승 구간에서 하이 레벨인 경우에 하이 레벨로 변화하며 데이타 신호 DATA/중에 하나와 동시에 로우 레벨로 변화한다. 다운 신호 DWN1/DWN2의 각각은 클록 CLK가 데이타 신호 DATA/의 각 상승 구간에서 로우 레벨인 경우에 하이 레벨로 변화하며 데이타 신호 DATA/와 동시에 로우 레벨로 변화한다.
따라서, 업 신호 UP1 또는 UP2 중 하나가 하이 레벨인 때에 그 위상에 앞서도록 클록 CLK을 제어하고 다운 신호 DWN1 또는 DWN2 중 하나가 하이 레벨인 때에 그 위상을 지연시키도록 CLK를 제어함으로써, 클록 CLK의 위상이 데이타 신호 DATA(클록 CLK0)의 위상에 근접한다.
제20도는 챠지 펌프 회로(220A,220B)의 구성예를 도시한다. 챠지 펌프 회로(220A)에서 증가형 MES(E-MES) 트랜지스터(TE1~TE6)는 루프를 형성하도록 접속되어 있다. E-MES 트랜지스터(TE1~TE3)의 각각의 게이트와 드레인은 단락되므로, 이들 각각은 도면에서 화살표 X로 표시된 것이 순방향인 다이오드로서 동작한다. E-EMS 트랜지스터(TE4~TE6)의 각각의 게이트와 소스는 단락되어 도면에서 화살표 X로 표시된 것이 순방향인 다이오드로서 동작한다.
E-MES 트랜지스터(TE2,TE3,TE5,TE6)의 게이트에는 각가 업 신호와 UP1 및 다운 신호과 DWN1이 커패시터(C2,C3,C5,C6)를 통하여 공급된다. 챠지 펌프 회로(220A)의 입력 및 출력 단자는 E-MES 트랜지스터(TE1,TE4)의 드레인에 각각 접속되고, 챠지 펌프 회로(220A)의 입력 단자에 신호 S3이 공급되며 출력 단자에서 신호 S5가 취출된다. 도면에 도시된 바와 같이, 인접한 E-MES 트랜지스터의 라인은 a~f로 표시된다.
신호 S3와 S5의 전위가 동일하다고 가정하자.
본 회로는 상보적인 업 신호 UP1과의 각 쌍과 관련하여 다음과 같이 동작한다. 먼저, E-MES 트랜지스터(TE1~TE6)가 오프된다. 업 신호이 하이 레벨에서 로우 레벨로 변화하고, 업 신호 UP1이 로우 레벨에서 하이 레벨로 변화하는 경우, E-MES 트랜지스터(TE1,TE3)은 온이 되고 전하 q1은 a에서 b로 및 c에서 d로 이동한다. 그 다음에 업 신호이 하이 레벨로 변화하고 업 신호 UP1이 로우 레벨로 변화하는 경우, E-MES 트랜지스터(TE1,TE3)는 오프되고 E-MES 트랜지스터(TE2)는 온되며, 전하 q1은 b에서 c로 이동한다. 이 결과로 전하 q1이 a에서 d로 이동한다.
본 회로는 상보적인 다운 신호 DWN1과의 각 쌍에 대해 다음과 같이 동작한다. 먼저, E-MES 트랜지스터(TE1~TE6)가 오프된다. 다운 신호 이 하이 레벨에서 로우 레벨로 변화하고, DWN1이 로우 레벨에서 하이 레벨로 변화하는 경우, E-MES 트랜지스터(TE4,TE6)은 온이 되고 전하 q2은 d에서 e로 및 f에서 a로 이동한다. 그 다음 다운 신호이 하이 레벨로 변화하고, DWN1이 로우 레벨로 변화하는 경우, E-MES 트랜지스터(TE4,TE6)는 오프되고 E-MES 트랜지스터(TE5)는 온되며, 전하 q2은 e에서 f로 이동한다. 이 결과로 전하 q2이 d에서 a로 이동한다.
신호 S3과 S5의 전위가 동일하므로 q1은 q2와 동일하다.
챠지 펌프 회로(220B)는 챠지 펌프 회로(220A)와 동일한 구성을 갖는다. 챠지 펌프 회로(220B)를 챠지 펌프 회로(220A)의 반대로 동작시키기 위해서, 챠지 펌프 회로(220B)의 제어 입력 단자에는 다운 신호 DWN2와가 업 신호 UP1와에 대응하고 업 신호 UP2와가 다운 신호 DWN1과 에 대응하는 형태로 다운 신호 DWN2와및 업 신호 UP2와가 공급된다. 챠지 펌프 회로(220B)의 단위 이동 전하 q3와 q4의 단위는 챠지 펌프 회로(220A)의 단위 이동 전하 q1과 q2에 대응한다. 또한, 챠지 펌프 회로(220B)의 입력 및 출력 신호를 S4와 S6으로 표신된다.
전술한 바와 같이, 클록 CLK의 주파수가 데이타 신호 DATA에 포함된 클록 CLK0의 주파수와 거의 동일하게 된 후, 신호 S3와 S5를 동일하게 설정하고 신호 S4와 S6을 동일하게 설정함으로써 위상 비교기(PD)(200), 챠지 펌프 회로(220A), 루프 필터(210) 및 VCO(50)를 포함한 루프로 클록 CLK의 위상을 클록 CLK0의 위상으로 수속시킬 수 있다.
클록 CLK의 주파수가 클록 CLKO의 주파수보다 낮을 경우에는 신호 S3의 전위를 S5의 전위보다 높게 설정함으로써 q1은 q2보다 커지고, 신호 S4의 전위를 신호 S6의 전위보다 낮게 설정함으로써 q4는 q3 보다 커진다. 이러한 설정 동작에 의해 업 신호 UP1 및에 의한 클록 CLK의 위상 진행 동작은 다운 신호 DWN1 및에 의한 위상 지연 동작보다 크다. 이와 마찬가지로, 업 신호 UP2 및에 의한 클록 CLK의 위상 진행 동작은 다운 신호 DWN2 및에 의한 위상지연 동작보다 크다. 따라서, 클록 CLK의 주파수는 클록 CLK0의 주파수로 수렴되도록 증가한다.
이와 반대로, 클록 CLK의 주파수가 클록 CLK0의 주파수 보다 높은 경우에는 신호 S3와 S5의 전위간의 관계 및 신호 S4와 S6의 전위간의 관계는 상기 상황과 반대로 설정된다. 이것에 의해 동작은 반전되고 클록 CLK의 주파수는 클록 CLK0의 주파수로 수렴하도록 감소된다.
주파수 오차가 클 경우에는, 업 신호 UP1 및 UP2와 다운 신호 DW1 및 DW2는 임의대로 설정됨으로써 각 챠지 펌프 회로의 기능은 각 회로의 입력 단자와 출력 단자간의 전압에 의해 결정된다.
본 실시예와 주파수 오차 및 위상 오차의 다중 동작에 의해 주파수 오차는 주파수와 위상 오차가 단지 결합되는 상기 제1실시예 및 종래 기술의 경우보다 확실하게 수렴된다.
전술한 바와 같이 단위 이동 전하를 주파수 오차에 따라 변화시키기 위해, 주파수 오차 검출 회로(230), 로우 패스 필터(240A,240B) 및 단위량 제어 회로(250A,250B)가 사용된다.
주파수 오차 검출 회로(230)의 구성예중 하나를 제23도에 도시한다.
이 검출 회로는 병렬로 연결되는 제1회로(231) 내지 제4회로(234)로 구성되는 4개의 회로를 포함한다. 제1회로(231) 내지 제4회로(234)는 위상 오차 검출/제어 회로(235)의 신호에 의해 구동된다.
상기 회로(235)의 구성예중 하나를 제24도에 도시한다.
회로(235)는 제12도에 도시된 회로에 새로운 구성을 부가하여 병렬로 연결된 4개 회로의 구성으로 실현된다. 래치 회로(241,242) 및 AND 게이트(243~250)는 제12도에 도시된 D형 플립플롭(161) 및 지연 회로(162)에 부가된다. 제28도에 도시된 위상 오차 신호 PE1~PE4 및 상보 신호~는 AND게이트(243~246)로 부터 발생된다. 위상 오차 신호 PE1의 펄스폭은 신호 DATA의 상승 구간으로부터 클록 CLK 의 상승 구간에 동기한 신호 RDATA의 하강 구간까지의 시간이다. 위상 오차 신호 PE2의 펄스폭은 신호 DATA의 하강 구간으로 부터 클록 CLK의 상승 구간에 동기한 신호 RDATA의 상승 구간까지의 시간이다. 위상 오차 신호 PE3의 펄스폭은 클록 CLK의 상승구간과 동기한 신호 RDATA의 상승구간에서 신호 DATA의 하강구간까지의 시간이다. 위상 오차 신호 PE4의 펄스폭은 클록 CLK의 상승구간과 동기한 신호 RDATA의 하강구간에서 신호 DATA의 상승구간까지의 시간이다.
래치 회로(241,242)는 입력 신호 DATA를 ½ 분주하여, 위상 오차 신호 PE1~PE4 및 신호 CK1~CK4의 각각의 1사이클을 신호 DATA의 2사이클과 같아지도록 동작하는 것이다.
제24도에서, 각 래치 회로의 T 및 L은 상보 클록 신호가 입력되는 스루 제어 신호 입력 단자 및 래치 제어 신호 입력 단자를 표시한다. D형 플립플롭 회로(161)는 2개의 래치 회로를 직렬 접속하여 구성되고, 지연 회로(162)는 2개의 래치 회로를 직렬로 연결하고, 양회로의 각각에 제어 신호 단자 T, L를 하이 레벨 또는 로우 레벨로 고정시킴으로써 래치 회로를 스루 상태로 설정할 수 있다. 따라서, D형 플립 플롭(161), 지연 회로(162), 및 회로(241,242)로 구성된 ½분주 회로는 2단의 래치 회로로 구성되고, 이들 회로의 출력에서의 지연은 동일하다. 제28도에 도시된 t2-t1과 같은 위상 오차 신호 PE1 및 PE2의 인접 펄스간의 각 펄스폭 차이, t3-t2와 같은 위상 오차 신호 PE3 및 PE1의 인접 펄스간의 각 펄스폭 차이, t4-t3과 같은 위상 오차 신호 PE4 및 PE3의 인접 펄스간의 각 펄스폭 차이 및 t5-t4와 같은 위상 오차 신호 PE1 및 PE4의 인접 펄스간의 각 펄스폭 차이는 각각 제23도에 도시된 구성을 갖는 제1회로(231) 내지 제4회로(234)로 각각 계산된다.
제28도에 도시된 바와 같이, 타이밍 신호 CK1~CK4는 신호 RDATA의 하이 레벨 구간이나 로우 레벨 구간을 순서대로 추출함으로써 얻어진다.
제24도의 각 구성 요소의 입력 및 출력 신호는 상보 신호지만, 설명의 단순화를 위해 일부의 출력만 상보 신호로 나타내고, 기타의 신호쌍은 단일 신호로 나타내고 있다.
제25도는 제23도에 도시된 제1실시예(231)의 구성예를 도시한 것이다.
적분 회로(141), 스위치 소자(251,252), 및 정전류원(255)은 제11도에 도시된 적분 회로(141A), 스위치 소자(142A,143A) 및 정전류원(144A)과 동일 구성을 갖는다. 적분 회로(141)의 비반전 압력 단자에 접속된 회로는 반전 입력 단자에 접속된 회로와 동일 구성을 갖는다. 스위치 소자(251∼254)의 제어 입력 단자(A∼D)에는 각각 위상 오차 신호 PE1,, PE2 및가 공급된다.
위상 오차 신호 PE1 및 PE2가 각각 하이 레벨 및 로우 레벨에 있는 경우, 스위치 소자(251,254)는 온되고, 스위치 소자(252,253)은 오프되므로써, 적분 회로(141)의 비반전 출력 단자에서의 신호 S31은 제28에 도시된 바와 같이 직선적으로 증가한다. 다음에, 위상 오차 신호 PE1이 로우 레벨로 변화되면, 스위치 소자(251,252)는 각각 오프 및 온으로 되고, 적분 회로(141)의 입력 및 출력 전위가 유지된다. 이때에, 신호 S31의 전위는 위상 오차 신호 PE1의 펄스에 비례한다.
다음에, 위상 오차 신호 PE2가 하이 레벨로 변화되면, 스위치 소자(253,254)는 각각 온 및 오프로 되고, 신호 S31은 선형으로 감소한다. 위상 오차 신호 PE2가 로우 레벨로 변하면, 스위치 소자(253,254)는 각 오프 및 온으로 되고, 적분 회로(141)의 입력 출력 전위가 유지된다. 이때, 신호 S31의 전위는 위상 오차 신호 PE1 및 PE2의 인접 펄스간의 펄스폭 차이(t1-t2)에 비례한다.
다음에, 신호 CK1이 하이 레벨인 경우, 적분 회로(141)에 포함된 커패시터는 단락되고, 적분 회로(141)의 상보 입력과 출력간의 전위차는 0이 된다.
적분 회로(141)의 비반전 및 반전 출력 단자는 차동 증폭 회로(261)의 비반전 입력 단자 및 반전 입력 단자에 각각 연결된다. 차동 증폭 회로(261)는 제13b도에 도시된 연산 증폭 회로(181)의 구성과 동일한 구성을 갖는다. 제25도의 각 구성 요소의 입력 및 출력 신호는 적분 회로(141)의 신호와 유사한 상보 신호이지만, 표시의 단순화를 위해 단일 신호로서 나타내고 있다.
차동 증폭 회로(261)의 상호 출력간의 전위차 V가 차(t1-t2)가 작을 경우 에러가 유발되기 쉽기 때문에, 이 같은 에러를 제거하기 위해 전위차 V는 윈도우 비교기(262)에 공급된다. 윈도우 비교기(262)는 입력 전위차 V가 정의 기준값 V0보다 높을 경우에만 출력 단자 P에서 하이 레벨 신호를 출력하고, V가 -V0보다 낮은 경우에만 출력 단자 Q에서 하이 레벨 신호를 출력하며, V가 -V0 내지 V0의 범위에 있으면 양 출력 단자 P 및 Q에서 로우 레벨 신호를 출력한다. 에러의 제거 범위를 결정하기 위한 기준값 V0는 조절될 수 있는데, 그 값은 예컨대, 0.15V이다.
윈도우 비교기(262)의 출력 단지 P 및 Q는 각각 D형 플립 플롭(236,264)의 데이타 입력 단자 D에 접속되며, 그 신호는 신호 CK1의 상승 구간에서, 즉 적분 회로(141)의 리세트 타이밍에서 D형 플립 플롭(263,264)에 유지된다.
D형 플립 플롭(263,264)의 비반전 출력 단자 Q는 각각 AND 게이트(255,266)의 한쪽 입력 단자에 연결되고, AND 게이트(265,266)의 다른쪽 입력단자에는 D형 플립 플롭(263,264)의 출력이 유효한지의 여부를 표시하는 신호 CK1이 각각 공급된다.
AND 게이트(265)에서 출력되는 신호 FUP1은 신호 CK2가 하이 레벨에 있을 때 하이 레벨에 있게 되고, 위상 오차 신호 PE2 및 PE1의 인접 펄스간의 펄스폭 차이는 부(-)가 되고, 그 절대값은 기준값 V0에 따라 결정된 값보다 크다.
신호 S31에 대응하는 제2회로(232), 제3회로(233) 및 제4회로(234)의 내부 신호 S32, S33 및 S34가 제28도에 도시된다.
제23도에서, 업 신호 FUP1∼FUP4 및 다운 신호 FDN1∼FDN4는 각각 신호 CK1∼CK4가 하이 레벨에 있을 때 유효하다.
업 신호 FUP1∼FUP4는 OR 게이트(236)에 공급되고, OR 게이트(236)로부터 업 신호 FUP가 출력된다. 다운 신호 FDN1∼FDN4는 OR 게이트(237)에 공급되고, OR 게이트(237)로부터 다운 신호 FDN이 출력된다. OR 게이트(236,237)의 출력은 NOR 게이트(238)에 공급되고, NOR 게이트(238)로부터 출력된 주파수 일치 신호 FDO는 UP 신호 FUP 및 다운 신호 FDN이 어느 것이나 로우 레벨일 경우에 하이 레벨이 된다.
제17도에 도시된 바와 같이, 업 신호 FUP, 다운 신호 FDN 및 주파수 일치 신호 FDO를 아날로그 신호화하여, 단위량 제어 회로(250A,250B)를 안정되게 동작시키기 위해서, 업 신호 FUP 및 주파수 일치 신호 FDO는 로우 패스 필터(240A)의 한쌍의 상보 입력 단자에 공급되고, 다운 신호 FDN 및 주파수 일치 신호 FDO는 로우 패스 필터(240B)의 한쌍의 상보 입력 단자에 공급된다. 로우 패스 필터(240A,240B)는 동일 구성을 가지며, 로우 패스 필터(204A)는 제26도에 도시된 구성을 갖는다. 로우 패스 필터(240A)의 상보 출력 신호 S1 및은 단위량 제어 회로(250A)의 상보 입력 단자에 공급되고, 로우 패스 필터(240A)의 상보 출력 신호 S2 및은 단위량 제어 회로(250B)의 상보 입력 단자에 공급된다.
단위량 제어 회로(250A,250B)는 동일 구성을 가지며, 단위량 제어 회로(250A)는 제22도에 도시된 구성을 갖는다.
단위량 제어 회로(250A)는 상보 입력 신호 S1 및을 단일 출력으로 변환시키는 입력 버퍼 회로(251)와, 입력 버퍼 회로(251)의 출력 변화에 따라 선형으로 변하는 신호 S3을 안정하게 발생시키는 출력 회로(252), 및 입력 버퍼 회로(251)의 출력 정위의 상한치를 결정하는 리미터(253)로 구성된다.
입력 버퍼 회로(251)는 D-MES 트랜지스터(TD11,TD12), 저항(R11,R12), E-MES 트랜지스터(TE11,TE12)를 구비하는 반면, 출력 회로(252)는 D-MES 트랜지스터(TD13∼TD17), E-MES 트랜지스터(TE13), 저항(R13,R14)를 구비한다. 상기 리미터(253)는 E-MES 트랜지스터(TE14) 및 쇼트키 다이오드(D1)르 구비한다. D-MES 트랜지스터(TD13,TD14)는 전원 공급 선 Vcc의 변동에 대한 신호 S3의 변동을 감소시키기 위해 제공된다.
E-MES 트래지스터(TE11,TE12)는 커런트 미러 회로를 구성하며, 각 트랜지스터를 통해 흐르는 전류는 동일하다. 이들 각 전류는 I1으로 한다.
신호 S1의 전위가 신호의 전위보다 높아지면, D-MES 트랜지스터(TD12)를 통해 흐르는 전류 I2는 D-MES 트랜지스터(TD11)를 통해 흐르는 전류I1 보다도 커지고, 전류(I2-I1)는 E-MES 트랜지스터(TE13)으로 흐르며, E-MES 트랜지스터(TE13)의 게이트 전위는 감소한다. E-MES 트랜지스터(TE13)의 소오스 전위는 그 게이트 전위보다 작아짐으로써 저항(R14)을 통해 흐르는 전류는 감소하고, 신호 S3의 전위는 증가한다. 따라서, 제20도에서 신호 S3의 전위는 신호 S5의 전위보다 높아지며, 신호 S5는 제22도에 도시된 D-MES 트랜지스터(TD15)의 게이트에 피드백된다. 신호 S5의 전위가 감소하면, D-MES 트랜지스터(TD15)를 통해 흐르는 전류는 증가하고, 신호 S3의 전위는 감소하며, 신호 S3 및 S5의 전위는 출력 회로(252)의 입력 전위에 대응하는 값과 일치하도록 제어한다.
이와 마찬가지로, 제17도에서, 단위량 제어 회로(250B)의 출력 신호 S4는 챠지 펌프 회로(220B)의 입력 단자에 공급되고, 챠지 펌프 회로(220B)의 출력은 단위량 제어 회로(250B)에 피드백 된다.
따라서, 주파수 오차와 관련한 상기 다중 수속 동작이 수행된다. 또한, 주파수 오차 검출 회로(230)는 사이클 슬립이 없더라도 주파수 오차를 검출할 수 있으므로, 주파수 오차와 관련한 수속 동작은 종래 값보다 작은 주파수 오차에 대해서도 수행된다. 이것은 상기 다중 수속 동작이 종래 장치의 경우보다 더 효과적으로 수행된다.
주파수 일치 신호FD0를 로우 패스 필터(240C) 및 히스테리시스형의 인버터(260)를 통과시킴으로써, 동기 이탈 신호를 얻을 수 있다.
제29도 내지 제31도는 제3실시예의 클록 재생 회로의 시뮬레이션 결과치를 나타낸 것이다. 시뮬레이션 조건은 상기 제2실시예의 조건과 동일하다. 그러나, 제31도와 관련하여, 입력 신호 DATA의 1과 0이 랜덤하게 변화하여, 입력 신호 DATA는 224 클록 사이클로 구성되는 1 사이클에 대해서 반복하는 신호로 하였다. 교차 사선들은 위상 오차가 랜덤하게 변화하는 부분을 표시한 것이다.
제31도로부터 명백한 바와 같이, 주파수 오차 수속 동작이 위상 오차의 수속 동작 가능한 범위내에서 효과적으로 수행되고, 회로는 10㎲라는 단시간내에 동기된다. 이 제3실시예의 수속 동작은 제1및 제2실시예에서 보다도 효과적으로 수행되지만, 그 동작 원리로부터 제1및 제2실시예에 대해서도 제3실시예와 유사한 효과를 얻을 수 있다.
제3실시예의 클록 재생 회로는 1.0∼1.9GHz 범위내의 클록 주파수를 재생시킬 수 있다.
또한 본 발명에서 추가로 여러가지 변형 실시예가 이용될 수 있다. 예컨대, 주파수 오차 검출 회로에 있어서, 각각 제1및 제3실시예에서는 병렬 4단, 제2실시예에서는 병렬 2단인 경우를 설명하였지만, 어느 쪽의 구성도 2단 이상의 구성이면 가능하다. 이 단수는 클록 CLKO의 주파수 및 필요한 전하 리세트 시간을 고려하여 결정된다.
더욱이, 단위량 제어 회로(250A,250B)의 입력 단자와 출력 단자간의 전압을 제어하는 대신에 제18도의 각 AND 게이트의 출력 진폭을 제어 입력 신호에 따라 조정할 수 있는 구성으로 하고, 주파수 오차 검출 회로(230)의 출력에 기초하여, 이 제어 신호를 생성하고, 업 신호 UP1,, UP2,및 다운 신호 DWN1,, DWN2,자체로 단위 전하 이동량 q1∼q4를 조정하여 제3실시예에서와 같은 방법으로 동작시키는 구성이라도 좋다.
또한, 각 실시예의 구성 요소들간의 조합이 가능하다. 예컨대, 차동 증폭 회로(148A,48B)는 출력의 아날로그-디지탈 변환이 없이도 아날로그 주파수 오차신호를 출력할 수도 있다. 이와 마찬가지로, 제25도의 회로에 있어서, 차동 증폭 회로(261)의 아날로그 주파수 오차 신호를 출력 신호의 아날로그-디지탈 변환없이 직접 출력하는 구성이라도 좋다. 또한, 제8도의 가산 회로(120A∼120C)의 아날로그 주파수 오차 출력이 디지탈 신호로 변환될 수도 있다. 신호가 2진 신호로 변환되는 제11도의 출력단의 구성과 제25도의 출력단의 구성을 서로 반대로 해도 좋다.
제1실시예∼제3실시예에 있어서, 주파수 오차 검출 회로는 아날로그 회로에 의해 실현된다. 이어서, 디지탈 회로에 의해 주파수 오차 검출 회로가 실현되는 실시예에 관해 설명하기로 한다.
제4실시예는 제32∼55도를 참조하여 설명된다. 제32도는 제4실시예의 클록 재생 회로의 구성을 나타낸 회로도이다. 제32도에 있어서, 도면 부호 301은 클록을 재생시키는 데이타 신호 DATA가 인가되는 데이타 입력 단자를, 도면 부호 302는 위상 동기 루프(PLL)를, 도면 부호 303은 클록 CLK, 즉 VCO 클록을 출력하는 전압 제어 발진기(VCO)를, 도면 부호 304는 클록 CLK와 데이타 신호 DATA 또는 이 데이타 신호에 포함된 데이타 클록간의 위상차를 검출하기 위한 위상 검출기(PD)를, 도면 부호 305는 멀티플라잉 챠지 펌프를, 도면 부호 306은 루프 필터를, 그리고 도면 부호 307은 위상 동기 루프(PLL) 제어 회로를 각각 표시한다. PLL 제어 회로(307)의 내부에는 주파수 오차 검출 회로(308)가 포함된다.
위상 검출기(304)는 제33도에 도시된 회로를 갖는다. 제33도에서 도면 부호 320은 정(+)에지형 래치를, 도면 부호 321 및 322는 AND 회로를 각각 나타낸다. 래치(320)의 데이타 입력 단자 D에는 클록 CLK가 인가되고, 래치(320)의 래치 타이밍 신호 입력 단자 C에는 데이타 신호 DATA가 인가된다. AND 회로(321,322)는 래치(320)의 정(+)위상 출력 Q 및 데이타 신호 DATA를 각각 수신한다. AND 회로(321)는 서로 상보 관계에 있는 다운 신호 DWN 및 다운 신호를 출력한다. AND 회로(322)는 서로 상보 관계에 있는 업 신호 UP 및 업 신호를 출력한다.
데이타 신호 DATA가 하이로 진행할 때, 클록 CLK가 데이타 신호 DATA 보다 앞서 있는 경우에는 래치(320)의 출력 Q는 하이 상태로 구동되고 그 출력는 로우 상태로 구동된다. 그 결과, 데이타 신호 DATA가 하이 상태로 유지되면, 다운 신호 DWN는 하이가 되고, 다운 신호은 로우가 되며, 업 신호 UP는 로우가 되고, 업 신호는 하이가 된다. 이어서, 데이타 신호 DATA가 로우 상태로 진행되면 다운 신호 DWN은 로우 상태로 구동되며, 다운 신호은 하이 상태로 구동된다. 업 신호 UP는 로우 상태로 유지되며 업 신호는 하이 상태에 있게 된다.
이와는 반대로, 데이타 신호 DATA가 하이 상태로 진행할 때, 클록 신호 CLK가 데이타 신호 DATA 보다 지연되는 경우에는 래치(320)의 출력 Q는 로우 상태로 구동되고, 그 출력는 하이 상태로 구동된다. 그 결과, 데이타 신호 DATA가 하이 상태로 유지되고, 다운 신호 DWN은 로우 상태가 되며, 다운 신호는 하이 상태가 되며, 업 신호 UP는 하이 상태가 되고, 업 신호는 로우 상태가 된다. 이어서, 데이타 신호 DATA가 로우 상태로 진행되면, 다운 신호 DWN은 로우 상태에 있게 되며, 다운 신호은 하이 상태로 유지된다. 업 신호 UP는 로우 상태로 구동되고, 업 신호은 하이 상태로 구동된다.
전술한 바와 같이, 위상 검출기(304)는 전압 제어 발진기(VCO)(303)로부터 공급되는 클록 CLK를 데이타 신호 DATA로 래치되는 클록 CLK와 논리곱 처리함으로써, 데이타 신호 DATA는 챠지 펌프 구동 신호인 업 신호 UP,또는 다운 신호 DWN,를 얻을 수 있다. 단사 펄스 발생기가 불필요하기 때문에 고주파수 데이타 신호 DATA를 적절히 처리할 수 있다.
PLL 제어 회로(307)는 데이타 신호 DATA에 포함된 전송 클록과 클록 CLK의 주파수 사이의 오차를 검출하고, 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수와 일치되도록 PLL(302)를 제어한다.
PLL 제어 회로(307)의 주파수 오차 검출 회로(308)는 데이타 신호 DATA의 이전의 천이시에 검출된 데이타 신호 DATA와 클록 CLK간의 위상차와, 데이타 신호 DATA의 금회의 천이시에 검출된 데이타 신호 DATA와 클록 CLK간의 위상차와의 관계에 기초하여 클록 CLK와 데이타 클록 CLKO의 주파수간의 오차를 검출한다.
주파수 오차 검출 회로(308)에 있어서, 0∼2 범위에 있는 클록 CLK의 위상은 제34도에 도시된 바와 같이 부호화된다. 이하, 부호화된 값을 양자화 위상이라 칭하고, 양자화 위상간의 차이를 양자화 위상차라고 칭한다.
주파수 오차 검출 회로(308)에 있어서, 도면 부호 309는 자연 동기 루프(DLL)를 나타낸다. DLL(309)는 제34도에 도시된 바와 같이 클록 CLK의 위상을 8개의 펄스로 분할하고, 클록 CLK와 동상의 클록1를 포함하는 π/4 단위씩 이동되는 8개의 위상 변위 클록1∼8로 다상화 되는 것이다
DLL(309)는 제35도에 도시된 회로를 갖는다. 클록 CLK는 클록1으로서 처리되며, 클록 CLK를 반전시킴으로써 발생된 클록는 클록5로 처리된다.
제35도에서, 도면 부호 331은 클록 CLK 및를 지연시켜 클록2 및6을 발생하기 위한 지연셀을, 도면 부호 332는 클록2 및6를 지연시켜 클록3 및7를 발생하기 위한 지연셀을, 도면 부호 333은 클록3 및7을 지연시켜 클록4 및8를 발생하기 위한 지연셀을, 도면 부호 334는 클록8을 지연시켜 클록1과 위상 동기시키는9를 발생하기 위한 지연셀을, 도면 부호 335는 위상을 상호 동기시키는 클록1 및9가 입력되는 위상 검출기(PD)를, 도면 부호 336은 챠지 펌프(CP)를, 도면 부호 337은 루프 필터(LF)를 나타낸다.
제36도에 도시된 지연셀은 각 지연셀(331∼334)로 사용될 수도 있다. 제36도에서 도면 부호 340은 지연될 신호가 인가되는 신호 입력 단자를 나타내고, 도면 부호 341은 지연될 신호와 반전 관계에 있는 신호가 인가되는 신호 입력 단자를 각각 나타낸다.
지연셀을 제35도에 도시한 제1단의 지연셀(331)로 사용하는 경우에는 신호 입력 단자(340)에는 클록 CLK가 인가되고, 반전 신호 입력 단자(341)에는 반전 클록가 인가된다.
도면 부호 342는 지연 유닛을, 도면 부호 342은 지연 제어 전압 VC가 인가되는 지연 제어 전압 압력 단자를, 도면 부호 344는 지연 제어 전압 VC와 반전 관계에 있는 반전 지연 제어 전압가 인가되는 반전 지연 제어 전압 입력 단자를, 도면 부호 345 및 346은 증가형 MOS FET를, 그리고 도면 부호 347 및 348은 각각 저항을 나타낸다.
지연셀을 제35도에 도시된 각 지연셀(331∼334)로 사용하는 경우에는, 지연 제어 전압 입력 단자(343)에는 루프 필터(337)의 출력 전압이 인가되며, 반전 지연 제어 전압 입력 단자(344)에는 반전 출력 전압이 인가된다.
도면 부호 350은 버퍼를, 도면 부호 351은 소오스 폴로워를, 도면 부호 352는 차동 증폭기를, 도면 부호 353은 출력 유닛을, 도면 부호 354∼360은 공핍형 MOS FET를, 도면 부호 361∼366은 증가형 MOS FET를, 도면 부호 367 및 368은 저항을, 그리고, 도면 부호 369 및 370은 다이오드를 나타낸다.
또한, 참조 문자 out은 입력 신호 in과 관련한 출력 신호를 나타내고,는 입력 신호과 관련한 출력 신호를 나타내며, outd는 출력 신호 out를 다이오드(369)에 의해 시프트시켜 발생된 출력 신호를 나타내며,는 출력 신호를 다이오드(105)에 의해 시프트시켜 발생된 출력 신호를 각각 나타낸 것이다.
상기 회로를 갖는 지연셀을 제35도에 도시된 지연셀(331)로 사용하는 경우에는 출력 신호 out으로서 클록2를 제공할 수 있고, 출력 신호으로서 클록6를 제공할 수 있다.
지연 동기 루프(DLL)(309)는 제37도에 도시된 회로를 가질 수도 있다. 이 경우 클록 CLK는 클록1으로 처리된다.
제37도에서, 도면 부호 381은 클록 CLK를 지연시켜 클록2를 발생하기 위한 지연 셀을, 도면 부호 382는 클록2를 지연시켜 클록3을 발생하기 위한 지연 셀을 각각 나타내며, 도면 부호 383은 클록3를 지연시켜 클록4를 발생하기 위한 지연 셀을, 도면 부호 384는 클록4를 지연시켜 클록5를 발생하기 위한 지연 셀을 각각 나타낸다.
도면 부호 385는 클록1을 반전시켜 클록5을 발생하기 위한 인버터를, 도면 부호 386은 클록2를 반전시켜 클록6을 발생하기 위한 인버터를, 도면 부호 387은 클록3을 반전시켜 클록7를 발생하기 위한 인버터를, 도면 부호 388은 클록4을 반전시켜 클록8을 발생시키기 위한 인버터를, 도면 부호 389는 지연셀(110)로부터 공급되는 클록5를 반전시켜 클록1과 위상 동기시키는 클록9를 발생하기 위한 인버터를, 도면 부호 390은 서로 위상 동기시키는 클록1 및9를 수용하는 위상 검출기(PD)를, 도면 부호 391은 챠지 폄프(CP)를, 그리고 도면 부호 392는 루프 필터(LF)를 각각 나타낸다.
제32도에서, 도면 부호 400은 클록 레벨이 인지되도록 데이타 신호 DATA의 하이 레벨에서 로우 레벨로의 천이시 클록1∼8을 래칭한 다음, 데이타 신호 DATA의 하이 레벨에서 로우 레벨로의 천이시 검출된 클록 CLK과 데이타 신호 DATA간의 양자화 위상차 △βH-L을 저장하는 네거티브 에지형 래치를 나타낸다.
도면 부호 401은 클록 레벨이 인지되도록 데이타 신호 DATA의 로우 레벨에서 하이 레벨로의 천이시 클록1∼8을 래칭한 다음, 데이타 신호 DATA의 로우 레벨에서 하이 레벨로의 천이시 검출된 클록 CLK과 데이타 신호 DATA간의 양자화 위상차 V-H를 저장하는 포지티브 에지형 래치를 나타낸다.
제38도는 래치(400,401)를 도시한 것이다. 래치(400,401)에 있어서, 데이타 입력 단자 D1∼D8에는 클록1∼8이 인가된다. 래치 타이밍 신호 입력 단자 C에는 데이타 신호 DATA가 인가된다. 그 결과, 양자화 위상차 △βH-L와 래치 회로(310)의 출력 Q1∼Q8간에는 제39도에 작성된 관계가 설정된다. 또한, 양자화 위상차 △βH-L와 래치 회로(311)의 출력 Q1∼Q8간에 그리고, 데이타 신호의 로우 레벨에서 하이 레벨로의 천이시에 검출되는 데이타 신호 DATA와 클록 CLK간에는 제40도에 작성된 관계가 설정된다.
제32도에서, 도면 부호 312는 클록 CLK가 주파수가 데이타 신호 DATA의 데이타 주파수를 초과한 것을 나타내는 주파수 초과 신호 S+또는, 클록 CLK의 주파수가 주파수 오차 신호인 데이타 신호 DATA 보다 부족함을 나타내는 주파수 부족 신호 S-를 제공하도록 래치(400,401)의 출력 Q1∼Q8을 디코딩하는 주파수 오차 신호 출력 회로를 나타낸다.
주파수 오차 신호 출력 회로(312)는 제41도에 도시된 회로를 갖는다. 제41도에서 도면 부호 404는 데이타 신호 DATA의 하이 레벨에서 로우 레벨로의 천이시에 검출된 클록 CLK와 데이타 신호 DATA간의 양자화 위상차 △βH-L를 나타내는 양자화 위상차 신호 X1∼X8을 출력하도록 래치(310)의 출력 Q1∼Q8을 디코딩하는 디코더를 나타낸 것이며, 도면 부호 405는 데이타 신호 DATA의 로우 레벨에서 하이 레벨로의 천이시에 검출된 클록 CLK와 데이타 신호 DATA간의 양자화 위상차 △βH-L를나타내는 양자화 위상차 신호 Y1∼Y8을 제공하도록 래치(311)의 출력 Q1∼Q8을 디코딩하는 디코더를 나타낸 것이다.
도면 부호 406은 디코더(404,405)로부터 공급되는 양자화 위상차 신호 X1∼X8 및 Y1∼Y8을 디코딩함과 아울러, 데이타 신호 DATA의 전회의 천이시 검출된 클록 CLK과 데이타 신호 DATA간의 양자화 위상차 △βn-1과 데이타 신호 DATA의 금회의 천이시 검출된 클록 CLK과 데이타 신호 DATA간의 양자화 위상차 △βn사이에 관계에 기초하여 주파수 초과 신호 S+또는 주파수 부족 신호 S-를 출력하는 디코더를 나타낸 것이다.
디코더(404,405)는 제42도에 도시된 회로를 갖는다. 제42도에서, 도면 부호 408∼423은 로우 활성 신호 입력 단자를 각각 갖는 AND 회로를 나타낸 것이다.
래치(400)의 출력 Q1∼Q8과 양자화 신호 X1∼X8 및 양자화 위상차 △βH-L간에는 제43도에 작성된 관계가 설정된다.
이와는 반대로, 래치(121)의 출력 Q1∼Q8과 양자화 위상차 신호 Y1∼Y8 및 양자화 위상차 △βL-H간에는 제44도에 작성된 관계가 설정된다.
디코더(406)는 제45도에 도시된 회로를 갖는다. 제45도에서 도면 부호 425∼440은 OR 회로를, 도면 부호 441∼456은 AND 회로를, 도면 부호 457 및 458은 OR회로를, 도면 부호 459∼462는 AND 회로를, 그리고 도면 부호 463 및 464는 OR 회로를 각각 나타낸다.
제46도는 데이타 신호 DATA의 하이 레벨에서 로우 레벨로의 천이시에 검출된 클록 CLK와 데이타 신호 DATA간의 양자화 위상차 △βH-L을 전회의 양자화 위상차 △βH-L로 간주하고, 데이타 신호 DATA의 로우 레벨에서 하이 레벨로의 천이시에 검출된 클록 CLK와 데이타 신호 DATA간의 양자화 위상차 △βL-H를 금회의 양자화 위상차 △βn으로 간주하는 경우의 디코더(406)의 기능을 설명하는 기능표이다.
제47도는 데이타 신호 DATA의 로우 레벨에서 하이 레벨로의 천이시 검출된 클록 CLK와 데이타 신호 DATA간의 양자화 위상치 △βL-H를 전회의 양자화 위상차 △βn-1로 간주하고, 데이타 신호 DATA의 하이 레벨에서 로우 레벨로의 천이시 검출된 클록 CLK와 데이타 신호 DATA간의 양자화 위상차 △βH-L을 금회의 양자화 위상차 △βn으로 간주하는 경우의 디코더(406)의 기능을 설명하는 기능표이다.
주파수 오파 검출 회로(308)를 이용하면 사이클 슬립을 기다리지 않고도 데이타 신호 DATA의 데이타 주파수와 클록 CLK의 주파수간의 오차를 검출할 수 있다. 따라서, 주파수 오차 검출의 고속화를 도모할 수 있다.
제32도에서, 도면 부호 313은 클록 CLK의 주파수를 상승시키기 위한 엄신호 UPf 및 클록 신호 CLK의 주파수를 감소시키기 위한 다운 신호 DWNf를 출력시키는 로우 패스 필터(LPF)를 나타낸다.
로우 패스 필터(313)는 제48도에 도시된 회로를 갖는다. 제48도에서 도면 부호 468은 상보형 출력 단자를 갖는 전차동 증폭기를, 도면 부호 469 및 470은 저항을, 그리고 도면 부호 471 및 472는 커패시터를 각각 나타낸다.
제32도에서, 도면 부호 316은 동기 상태를 검출하는 동기 검출기를 나타낸다. 제49도는 동기 검출기(316)의 제1실시예를 나타낸 회로도이다.
제49도에서, 도면 부호 476은 양자화 위상차 신호 X1 및 X8, Y1 및 Y8을 OR 처리하는 OR 회로를, 도면 부호 477은 저항을, 도면 부호 478은 정전류원을, 도면 부호 479은 자동 증폭기를, 도면 부호 480은 커패시터를, 그리고 도면 부호 481은 인버터를 나타낸다. UNLOCK는 비동기 상태를 나타내는 비동기 신호를, 그리고 LOCK는 동기 상태를 나타내는 동기 신호를 나타낸다.
제1실시예의 회로를 갖는 동기 검출기(316)에서, 모든 양자화 위상차 신호 X1 및 X8, Y1 및 Y8이 동기에 로우 레벨이 되는 경우가 빈번히 일어나는 경우에는 비동기 상태로 판단된다.
이 경우, 노드(482)는 로우 레벨 상태에 놓이고, 차동 증폭기(479)의 출력은 하이 상태로 구동되고, 비동기 신호 UNLOCK는 하이 상태로 구동되며, 동기 신호 LOCK는 하이 상태로 구동된다.
이와 반대로, 양자화 위상차 신호 X1, X8, Y1 및 Y8의 어느 하나가 빈번히 하이 상태로 되는 경우에는 동기 상태로 판단된다.
이 경우, 노드(482)는 하이 레벨 상태에 놓이고, 차동 증폭기(479)의 출력은 로우로 구동되며, 비동기 신호 UNLOCK는 로우 상태로 구동되고, 동기 신호 LOCK는 로우 상태로 구동된다.
제50도는 동기 검출기(316)의 제2실시예를 나타낸 회로도이다. 제50도에서 도면 부호 491∼498은 OR 회로를, 도면 부호 499∼506은 AND 회로를, 도면 부호 507은 OR 회로를, 그리고 도면 부호 508은 인버터를 나타낸 것이다.
제2실시예의 회로를 갖는 동기 검출기(316)에서 양자화 위상차 신호 Xi가 1이 아님(Xi≠1), 양자화 위상차 신호 Yi 및 Yi+4(단, i=1,2,3,4)가 1이 아님(Yi, Yi+4≠1), 또는 양자화 위상차 신호 Xk가 1이 아님(Xk≠1), 양자화 위상차 신호 Yk 및 Yk-4(단, k=5,6,7,8)가 1이 아님(Yk, Yk-4≠1)을 나타내는 경우에는 비동기 상태로 판단된다.
이 경우, AND 회로(499∼506)의 출력은 로우가 되고, OR 회로(507)의 출력은 로우가 된다. 즉, 비동기 신호 UNLOCK는 하이가 되고, 동기 신호 LOCK는 로우가 된다.
이와는 반대로, 양자화 위상차 신호 X1=1, Y1 또는 Y5=1인 경우, 또는 양자화 위상차 신호 X2=1, Y2 또는 Y6=1인 경우, 또는 양자화 위상차 신호 X8=1, Y8 또는 Y=4인 경우에는 동기 상태로 판단된다.
이 경우, AND 회로(499∼506)의 출력중 일부 또는 전부가 하이이고, OR 회로(507)의 출력이 하이가 된다. 즉, 비동기 신호 UNLOCK는 로우가 되고, 동기 신호 LOCK은 하이가 된다.
제51도는 동기 검출기(316)의 회로의 제3실시예를 나타낸 회로도이다. 제51도에서, 도면 부호 509는 주파수 초과 신호 S+가 인가되는 주파수 초과 신호 입력 단자를, 도면 부호 510은 주파수 부족 신호 S-가 인가되는 주파수 부족 신호 입력 단자를, 도면 부호 511 및 512는 저항을, 도면 부호 513은 커패시터를, 그리고 도면 부호 514 및 515는 각각 인버터를 나타낸다.
제3실시예의 회로를 갖는 동기 검출기(316)에서 주파수 초과 신호 S+ 또는 주파수 부족 신호 S-가 빈번히 하이 상태가 되는 경우에는 비동기 상태로 판단된다.
이 경우, 커패시터 (513)는 충전된다. 인버터(514)의 입력은 하이 상태로 구동되고, 인버터(514)의 출력은 로우 상태로 구동된다. 즉, 비동기 신호 UNLOCK는 하이 상태로 구동되고, 동기 신호 LOCK는 로우 상태로 구동된다.
이와는 반대로, 주파수 초과 신호 S+ 또는 주파수 부족 신호 S-가 빈번히 로우 상태가 되는 경우에는 동기 상태로 판단된다.
이 경우, 커패시터(513)는 저항(511,512)을 통해 방전된다. 인버터(514)의 입력은 로우 상태로 구동되고, 인버터(514)의 출력은 하이 상태로 구동된다. 즉, 비동기 신호 UNLOCK은 로우 상태로 구동되고, 동기 신호 LOCK은 하이 상태로 구동된다.
제52도는 동기 검출기(316)의 회로의 제4실시예를 나타내는 회로도이다. 제52도는 도면 부호 517은 주파수 초과 신호 S+가 인가되는 주파수 초과 신호 입력 단자를, 도면 부호 518은 주파수 부족 신호 S-가 인가되는 주파수 부족 신호 입력 단자를, 도면 부호 519 및 520은 다이오드를, 도면 부호 521은 저항을, 도면 부호 522는 커패시터를, 그리고 도면 부호 523 및 524는 인버터를 나타낸다.
제4실시예의 회로를 갖는 동기 검출기(316)에서, 주파수 초과 신호 S+ 또는 주파수 부족 신호 S-가 빈번히 하이 레벨이 되는 경우에는 비동기 상태로 판단된다.
이 경우에 커패시터(522)는 충전된다. 인버터(523)의 입력은 하이 구동되고, 인버터(523)의 출력은 로우로 구동된다. 즉, 비동기 신호 UNLOCK는 하이로 구동되고, 동기 신호 LOCK는 로우로 구동된다.
이에 대하여, 주파수 초과 신호 S+ 또는 주파수 부족 신호 S-는 빈번하게 로우가 되는 경우에는 동기 상태로 판단된다.
이 경우에 커패시터(522)는 저항(521)을 통해 방전된다. 인버터(523)의 입력은 로우로 구동되고, 인버터(523)의 출력은 하이로 구동된다. 즉, 비동기 신호 UNLOCK는 로우로 구동되고, 동기 신호 LOCK는 하이로 구동된다.
제32도에서 도면 번호 314는 로우 패스 필터(313)로부터 공급되는 업 신호 UPf와 동기 검출기(316)로부터 공급되는 비동기 신호 UNLOCK를 NAND 처리하는 NAND 회로를 나타낸다. ME1은 NAND 회로(314)의 출력 신호를 나타낸다.
도면 번호 315는 로우 패스 필터(186)로부터 공급되는 다운 신호 DWNf와 동기 검출기(316)로부터 공급되는 비동기 신호 UNLOCK를 NAND 처리하는 NAND 회로를 나타낸다. ME1은 NAND 회로(315)의 출력 신호를 나타낸다.
제32도에서, 참조 번호 305는 멀티플라잉 챠지 펌프(MCP)를 나타낸다. 멀티플라잉 챠지 펌프(305)는 제53도에 도시된 회로를 구비한다. 제53도에서, 참조 번호 530은 출력단자를 표시한다. 531은 출력 단자(530)에 전류가 유출되도록 하는 전류 유출 회로를 나타낸다. 532는 출력 단자(530)로부터 전류가 유입되도록 하는 전류 유입 회로를 나타낸다.
전류 유출 회로(531)에 있어서, 참조 번호 533은 펌프를 나타낸다. 534는 구동 전압 VB1을 펌프(533)에 공급하기 위한 구동 전압 발생기를 나타낸다.은 NAND 회로(314)의 출력 신호 ME1을 반전시킴으로써 발생되는 신호를 나타내고, 535는 커패시터를 나타낸다.
펌프(533)에 있어서, 참조 번호 536∼538은 증가형 MOS FET를 나타내며, 539 및 540은 커패시터를 나타낸다.
MOS FET(536)는 게이트를 드레인에 접속하고 드레인을 구동 전압 발생기(534)의 출력 단자에 접속하며, 소스측에서 드레인측으로 전류가 흐르는 것을 방지하기 위한 역전류 방지 소자로서의 기능을 한다.
MOS FET(537,538)는 펌핑 동작을 수행하는 트랜지스터이다. MOS FET(537)는 드레인을 MOS FET(536)의 소스에 접속하고, MOS FET(538)는 드레인을 MOS FET(537)의 소스에 접속하며, 소스를 출력 단자(530)에 접속되어 있다.
커패시터(539)는 일단을 MOS FET(537)의 게이트 및 드레인에 접속하고, 타단에 위상 검출기(304)로부터 공급되는 신호를 입력하도록 구성되어 있다.
커패시터(540)는 일단을 MOS FET(538)의 게이트 및 드레인에 접속하고, 타단에 위상 검출기(304)로부터 공급되는 업 신호 UP를 입력하도록 구성되어 있다.
구동 전압 발생기(534)는 제54도에 도시된 회로를 구비한다. 제54도에서, 참조 번호 542는 신호 ME1이 공급되는 입력 단자를 나타내고, 543은 신호이 공급되는 입력 단자를 나타낸다.
참조 번호 544-550은 공핍형 MOS FET를, 참조 번호 551-554는 증가형 MOS FET를, 555-558은 저항을, 그리고 559는 공핍형 MOS FET를 포함하는 다이오드를 각각 나타낸다.
MOS FET(547,548)와 저항(557)으로 구성된 회로는 MOS FET(549,550) 및 저항(558)으로 구성된 회로와 동일한 회로 구성을 갖는다. MOS FET(548)의 게이트에는 멀티플라잉 챠지 펌프(305)이 출력 단자에서 발생된 전압 CP-OUT이 인가되므로, 구동 전압 VB1은 멀티플라잉 챠지 펌프(305)의 출력 단자(530)의 전압 CP-OUT과 동일한 전압을 가질 것이다.
제53도의 전류 유입 회로(532)에 있어서 참조 번호 561은 펌프를 나타낸다. 562는 구동 전압 VB2를 펌프(561)에 공급하기 위한 구동 전압 발생기를 나타낸다.는 NAND 회로(227)의 출력 신호 ME2를 반전시킴으로써 발생된 신호를 나타낸다.
펌프(561)에서 참조 번호 563∼565는 증가형 MOS FET를, 566∼567은 커패시터를 각각 나타낸다.
MOS FET(563, 564)는 펌핑 동작을 수행하는 트랜지스터이다. MOS FET(563)는 소스를 구동 전압 발생기(562)의 출력 단자에 접속하고, MOS FET(564)는 소스를 MOS FET(563)의 드레인에 접속하고 있다.
MOS FET(565)는 소스를 MOS FET(564)의 드레인에 접속하고, 게이트를 드레인에 접속하며, 드레인을 출력 단자(530)에 접속하여 구성한다. 따라서 MOS FET(565)는 소스측로부터 드레인측으로 전류가 흐르는 것을 방지하기 위한 역전류 방지 소자로서의 기능을 한다.
커패시터(566)는 일단을 MOS FET(563)의 게이트 및 드레인에 접속하고, 타단에 위상 검출기(304)로부터 공급되는 다운 신호 DWN를 입력하도록 구성되어 있다.
커패시터(567)는 일단을 MOS FET(564)의 게이트 및 드레인에 접속하고, 타단에 위상 검출기(304)로부터 공급되는 다운 신호를 입력하도록 구성한다.
구동 전압 발생기(562)에 있어서 참조 번호 568∼570은 공핍형 MOS FET를 나타내고, 571은 증가형 MOS FET를 나타낸다. MOS FET(568)의 게이트에는 멀티플라잉 챠지 펌프(528)의 출력 단자(530)에서 발생된 전압 CP-OUT이 인가되므로 구동 전압 VB2는 멀티플라잉 챠지 펌프(528)의 출력 단자(530)의 전압 CP-OUT과 동일한 값을 갖는다.
멀티플라잉 챠지 펌프(528)에 있어서 신호 ME1이 하이이고, 신호이 로우이고, 신호 ME2가 로우인 경우, 즉 비동기 신호 UNLOCK가 하이(비동기 상태), 업 신호 UPf가 로우, 다운 신호 DWNf가 로우인 경우, 또는 비동기 신호 UNLOCK가 로우(동기 상태)인 경우, 구동 전압 발생기(534)의 MOS FET(544)는 온되고, MOS FET(545)는 오프되며, MOS FET(554)의 게이트는 로우 레벨 상태로 위치하고, MOS FET(554)는 오프된다. MOS FET(547-550) 및 저항(557,558)으로 구성된 회로는 MOS FET(546,554)로 구성되는 전단의 회로로부터 분리된다. 구동 전압 VB1은 전원 전압 VDD의 1/2이 된다.
구동 전압 발생기(562)에 있어서 MOS FET(571)는 오프된다. 구동 전압 VB2는 전원 전압 VDD의 1/2이다.
이에 대하여 신호 ME1이 로우, 신호이 하이, 신호 ME2가 로우인 경우, 즉 비동기신호 UNLOCK가 하이(비동기 상태), 업 신호 UPf가 하이, 다운 신호 DWNf가 로우인 경우에는 구동 전압 발생기(534)의 MOS FET(544)는 오프되고, MOS FET(545)는 온되며, MOS FET(554)의 게이트는 하이 레벨 상태에 위치되며, MOS FET(554)는 온된다. MOS FET(550)의 소스 전압은 상승한다.
이 결과, 구동 전압 발생기(534)로부터 공급되는 구동 전압 VB1은 전원 전압 VDD의 ½보다 큰 값을 갖는다. 멀티플라잉 챠지 펌프(305)의 출력 단자(530)에서의 전압 CP-OUT은 상승한다.
구동 전압 발생기(562)에서의 MOS FET(571)는 오프된다. 구동 전압 VB2는 멀티플라잉 챠지 펌프(305)의 출력 단자(530)에서의 전압 CP-OUT과 동일한 값을 갖도록 제어된다.
또한, 신호 ME1이 하이, 신호이 로우, 신호 ME2가 하이인 경우, 즉, 비동기 신호 UNLOCK가 하이(비동기 상태), 업 신호 UPf가 로우, 다운 신호 DWNf가 하이인 경우에는 구동 전압 발생기(562)의 MOS FET(571)는 온된다. 구동 전압 발생기(562)로부터 공급되는 구동 전압 VB2는 전원 전압 VDD의 ½ 미만이다. 이 결과, 멀티플라잉 챠지 펌프(305)의 출력 단자(530)에서의 전압 CP-OUT은 하강한다.
구동 전압 발생기(534)에서 MOS FET(544)는 온되고, MOS FET(545)는 오프되며, MOS FET(554)의 게이트는 로우 레벨 상태에 위치되며, MOS FET(554)는 오프된다. MOS FET(547~550)와 저항(557,558)으로 구성된 회로는 MOS FET(546,554)로 구성되는 전단의 회로로부터 분리된다. 구동 전압 VB1은 멀티플라잉 챠지 펌프(305)의 출력 단자(530)에서의 전압 CP-OUT과 동일한 값을 갖도록 제어된다.
제55도는 멀티플라잉 챠지 펌프(305)의 동작을 설명하는 타임 챠트이다. 제55도에는 비동기 신호 UNLOCK, 업 신호 UPf 및 다운 신호 DWNf, 업 신호 UP, 다운 신호 DWN, 출력 단자(530)로 유출되는 전류 iup, 출력 단자(530)로부터 유입되는 전류 iDWN, 데이타 신호 DATA가 도시되어 있다.
비동기 신호 UNLOCK가 하이(비동기 상태), 업 신호 UPf가 하이, 다운 신호 DWNf가 로우인 경우, 즉, 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수 보다 낮은 경우에는 구동 전압 발생기(534)로부터 공급된 구동 전압 VB1은 상승하고, 출력 단자(530)에서의 전압도 상승한다.
업 신호 UPf가 하이로 구동되면 MOS FET(538)는 펌핑 동작을 수행하고, 전류 유출 회로(531)로부터 출력 단자(530)로 전류 iup가 흐른다. 이 경우에 출력단자(530)에서의 전압 CP-OUT은 신호 ME1과 신호 ME2가 하이로 구동될 때 발생하는 전압 상승의 값과 다운 신호 DWNf가 하이로 구동될 때 발생하는 전압 상승의 값을 가산함으로써 결정되는 값을 갖는다.
그 다음에, 업 신호 UPf가 로우, 다운 신호 DWNf가 하이인 경우, 즉 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수, 즉 데이타 신호의 비트 전송 주파수 보다 낮게 되면 구동 전압 발생기(562)로부터 공급된 구동 전압 VB2는 하강한다.
이 상태에서 업 신호 UP가 하이로 되면, MOS FET(238)는 펌핑 동작을 수행하고, 전류 유출 회로(531)로부터 출력 단자(530)로 전류 iup가 흐른다. 이때 출력 단자(530)에서의 전압 CP-OUT은 신호 ME1과 신호 ME2가 하이로 될 때 획득되는 값과 전류 iup에 유도되는 전압 상승의 값과, 업 신호 UPf가 하이로 구동될 때 발생하는 전압 상승의 값의 합으로부터 다운 신호 DWNf가 하이로 구동될 때 발생하는 전압 강하의 값을 감산함으로써 결정되는 값을 갖는다.
이 상태에서 다운 신호 DWN가 하이로 되면, MOS FET(563)는 펌핑 동작을 수행하고, 출력 단자(530)로부터 전류 iDWN가 유입된다. 이 때 출력 단자(530)에서의 전압 CP-OUT은 신호 ME1이 하이이고, 신호 ME2가 하이인 경우에 획득되는 값으로부터 다운 신호 DWNf가 하이로 구동될 때 발생하는 전압 강하의 값과 전류 iDWN에 의해 유도되는 전압 강하의 값의 합을 감산함으로써 결정되는 값을 갖는다.
그 다음에 비동기 신호 UNLOCK가 로우(비동기 상태)로 되면, 즉 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수와 완전히 부합하거나 거의 부합하면 구동 전압 발생기(562)로부터 공급되는 구동 전압 VB2는 신호 ME1이 하이이고, 신호 ME2가 하이인 경우에 획득되는 값으로 복귀한다.
이 상태에서 다운 신호 DWNf가 하이로 되면, MOS FET(563)는 펌핑 동작을 수행하고, 출력 단자로부터 전류 유입 회로(532)로 전류 iDWN가 유입된다. 이 때 출력 단자(530)에서의 전압 CP-OUT은 신호 ME1이 하이이고 신호 ME2가 하이인 경우에 획득되는 값으로부터 전류 iDWN에 의해 유도되는 전압 강하의 값을 감산함으로써 결정되는 값을 갖는다.
멀티플라잉 챠지 펌프(305)의 사용치에 챠지 펌프 구동 신호에 필요한 펄스폭은 커패시터(539,540,566,567)에 의해 결정된다. 이것은 챠지 펌프 구동 신호에 대한 펄스폭을 결정하기 위하여 데이타 신호 DATA로부터 발생되는 단사 펄스를 사용할 필요성을 없애준다. 그러므로 고주파 데이타 신호 DATA는 고속화에 적절히 대응할 수 있다.
멀티플라잉 챠지 펌프(305)의 사용시에 구동 전압 VB1 및 VB2는 출력 단자(530)에서 발생되는 전압 CP-OUT과 동일한 전압을 갖도록 제어된다. 그러므로 출력 임피던스를 상승시킬 수 있으며, 전원의 노이즈의 영향을 최소화할 수 있다.
전술한 구성을 갖는 제1실시예의 클록 재생 회로에 있어서 데이타 신호 DATA가 입력되면 위상 검출기(304)는 전압 제어 발진기(VCO)(303)로부터 공급되는 클록 CLK와 데이타 신호 DATA 사이의 위상차를 검출한다. 위상 동기 루프(306)는 클록 CLK가 데이타 신호 DATA와 위상에 동기되도록 동작한다.
이 경우에 PLL 제어 회로(307)는 클록 CLK와 데이타 신호 DATA간의 위상 오차를 사이클 슬립에 대한 대기없이 데이타 신호 DATA의 천이시 마다 검출한다.
데이타 신호 DATA의 전회의 천이시에 검출된 데이타 신호와 클록 CLK 사이의 부호화된 위상차 △βn-1와, 데이타 신호 DATA의 금회의 천이시에 검출된 데이타 신호 DATA와 클록 CLK 사이의 부호화된 위상차 △βn사이의 관계를 기초로 하여 데이타 신호 DATA의 데이타 주파수와 클록 CLK의 주파수간의 차가 검출된다. 멀티플라잉 챠지 펌프(305)는 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수와 일치하도록 제어된다.
클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수보다 낮으면, 즉 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수보다 부족한 경우에는 주파수 부족 신호 S-는 하이로 구동된다.
이 결과, 업 신호 UPf는 하이로 구동된다. 멀티플라잉 챠지 펌프(305)의 출력 전압 CP-OUT은 상승되고, 클록 CLK의 주파수는 상승된다.
이에 대하여, 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수보다 높으면, 즉 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수를 초과하면, 주파수 초과 신호 S+는 하이로 구동된다.
그 결과, 다운 신호 DWNf는 하이로 구동된다. 멀티플라잉 챠지 펌프(305)의 출력 전압 CP-OUT은 저하되고, 클록 CLK의 주파수도 저하된다.
클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수와 일치하거나 근접하면 동기 검출기(316)에 의해 공급되는 신호 UNLOCK는 로우로 구동된다. PLL(302)은 PLL 회로(307)에 의해 제어됨이 없이 위상 동기 동작을 계속시킨다.
상술한 바와 같이, 제1실시예의 클록 재생 회로에 따르면, 클록 CLK의 주파수와 데이타 주파수간의 오차를 사이클 슬립에 대한 대기없이 검출할 수 있고, 클록 CLK의 주파수는 데이타 신호 DATA의 데이타 주파수와 일치할 것이다. 위상 검출기(304)의 이득을 상승시키지 않고, 즉 타이밍 지터(jitter)를 증가시키지 않고, 주파수 검출의 속도를 증가시킬 수 있으며, 클록 재생의 고속화를 도모할 수 있게 된다.
제56도는 본 발명에 의한 제5실시예의 클록 재생 회로의 구성을 도시한 회로도이다. 이 실시예에 의하면 클록 재생 회로는 제32도에 도시된 제4실시예의 PLL(302)과 상이한 위상 동기 루프(PLL)(582)를 구비한다. 다른 구성 요소는 제32도에 도시된 제4실시예의 클록 재생 회로와 동일하다.
PLL(582)에 있어서 참조 번호 583은 위상 검출기(PD)를, 584 및 585는 멀티플라잉 챠지 펌프(MCP)를, 586은 루프 필터(LF)를, 그리고 587은 전압 제어 발진기(VCO)를 각각 나타낸다.
위상 검출기(583)는 제57도에 도시된 회로를 갖는다. 제57도에서 참조 번호 589는 데이타 입력 단자 D를 통해 클록 CLK을 입력하고 래치 신호 입력 단자 C를 통해 데이타 신호 DATA를 입력하는 정에지형의 래치를 나타낸다.
참조 번호 590은 래치(589)의 정위상 출력 Q와 데이타 신호 DATA로부터 정위상 다운 신호 DWN1 및 부위상 다운 신호를 발생시키는 상보형 출력 단자를 구비하는 AND 회로를 나타낸다. 이하 정위상과 부위상이라는 용어는 생략한다.
참조 번호 591은 출력와 데이타 신호 DATA로부터 업 신호 UP1 및 업 신호를 발생시키는 상보형 출력 단자를 구비하는 AND 회로를 나타낸다.
데이타 신호 DATA가 하이로 될 때, 만약 클록 CLK가 데이타 신호 DATA를 앞서 있는 경우에는 래치(589)의 출력 Q는 하이로 구동되고, 출력 는 로우로 구동된다.
그 결과, 데이타 신호 DATA가 하이로 유지되는 동안 다운 신호 DWN1은 하이로 되며, 다운 신호은 로우로 되고, 업 신호 UP1은 로우로 되고, 업 신호은 하이로 된다.
이어서, 데이타 신호 DATA가 로우로 구동되면, 다운 신호은 로우로 되고, 다운 신호 은 하이로 된다. 업 신호 UP1은 로우를 유지하고 업 신호은 하이를 유지한다.
이에 대하여, 데이타 신호 DATA가 로우로 되면, 만약 클록 CLK가 데이타 신호 DATA 보다도 지연되고 있는 경우에는 래치(589)의 출력 Q는 로우로 구동되고, 출력는 하이로 구동된다.
그 결과, 데이타 신호 DATA가 하이를 유지하면, 다운 신호 DWN1은 로우로, 다운 신호은 하이로, 업 신호 UP1은 하이로, 업 신호은 로우로 각각 된다.
다음에, 데이타 신호 DATA가 로우로 구동되면, 다운 신호 DWN1은 로우를 유지하고, 다운 신호은 하이를 유지하며, 업 신호 UP1은 로우로 되고, 업 신호은 하이로 된다.
참조 번호 592는 데이타 입력 단자 D를 통해 클록 CLK을, 래치 신호 입력 단자 C를 통해 데이타 신호 를 입력하는 정에지형 래치를 나타낸다.
참조 번호 593은 래치(592)의 출력 Q와, 데이타 신호 DATA 로부터 다운 신호 DWN2와, 다운 신호를 발생시키는 출력 단자를 구비하는 AND 회로를 나타낸다.
참조 번호 594는 래치(292)의 출력와 데이타 신호 DATA로부터 업 신호 UP2와 업 신호를 발생시키는 출력 단자를 구비하는 AND 회로를 표시한다.
반전 데이타 신호가 하이로 될 때 만약 클록 CLK가 데이타 신호 DATA 보다 앞서있는 경우에는 래치(592)의 출력 Q는 하이로 구동되고 출력는 로우로 구동된다.
그 결과, 반전 데이타 신호가 하이를 유지하면, 다운 신호 DWN2는 하이, 다운 신호는 로우, 업 신호 UP2는 로우, 그리고 업 신호는 하이로 각각 된다.
이어서, 데이타 신호 DATA가 로우로 구동되면, 다운 신호는 로우, 다운 신호 UP2는 하이로 된다. 업 신호 UP2는 로우를 유지하며, 업 신호는 하이를 유지한다.
이에 대하여, 데이타 신호가 로우로 될 때 만약 클록 CLK가 데이타 신호 DATA 보다 지연되는 경우에는 래치(592)의 출력 Q는 로우로 구동되고, 출력 Q는 하이로 구동된다.
그 결과, 데이타 신호가 하이를 유지하면, 다운 신호 DWN2는 로우, 다운 신호는 하이, 업 신호 UP2는 하이, 업 신호는 로우로 된다.
그 다음에 데이타 신호가 로우로 구동되면, 다운 신호는 하이를 유지하며, 업 신호 UP2는 로우로, 업 신호는 하이로 된다.
래치(589)와 AND 회로(590,591)로 구성되는 회로와, 래치(592)의 회로(593,594)로 구성되는 회로는 상호 상보적으로 동작한다.
멀티플라잉 챠지 펌프(584,585)는 제58도에 도시된 회로를 구비한다. 멀티플라잉 챠지 펌프(584)에 있어서 참조 번호 596은 출력 단자를, 597은 펌프를, 598은 구동 전압 VB3을 펌프(597)에 공급하기 위한 구동 전압 발생기를, 599는 커패시터를 각각 나타낸다.
펌프(597)에 있어서 참조 번호 600~605는 증가형 MOS FET를, 606~609는 커패시터를 각각 나타낸다.
MOS FET(600)는 게이트를 드레인에 접속하고, 구동 전압 발생기(598)의 출력 단자에 드레인을 접속하여 구성한다. 따라서, MOS FET(600)는 소스측에서 드레인측으로 전류가 흐르는 것을 방지해주는 역전류 방지 소자로서의 기능을 한다.
MOS FET(601,602)는 전류를 출력 단자(596)에 펌핑 동작하기 위한 펌프로서의 기능을 하는 트랜지스터이다. MOS FET(601)는 드레인을 MOS FET(600)의 소스에 접속하는 구성을 갖는다. MOS FET(602)는 드레인을 MOS FET(601)의 소스에 접속하고, 소스를 출력 단자(596)에 접속하는 구성을 갖는다.
커패시터(606)는 일단을 MOS FET(601)의 게이트 및 드레인에 접속하고, 타단에 위상 검출기(583)로부터 공급되는 업 신호을 입력하도록 구성한다.
커패시터(607)는 일단을 MOS FET(602)의 게이트 및 드레인에 접속하고, 타단에 위상 검출기(583)로부터 공급되는 업 신호 UP1을 입력하도록 구성되어 있다.
MOS FET(603,604)는 출력(596)을 통해 전류를 유입하기 위해 펌프 동작을 행하는 트랜지스터이다. MOS FET(603)는 소스를 구동 전압 발생기(598)의 출력 단자에 접속하고, MOS FET(604)는 소스를 MOS FET(603)의 드레인에 접속되어 있다.
MOS FET(605)는 소스를 MOS FET(604)의 드레인에 접속하고, 게이트를 드레인에 접속하며, 드레인을 출력 단자(596)에 접속되어 있다. 따라서, MOS FET(605)는 소스측으로부터 드레인측으로 전류가 흐르는 것을 방지하는 역전류 방지 소자로서의 기능을 한다.
커패시터(608)는 일단을 MOS FET(603)의 게이트 및 드레인에 접속하고, 타단에 위상 검출기(583)로부터 공급되는 다운 신호 DWN1이 입력되도록 구성되어 있다.
커패시터(609)는 일단을 MOS FET(604)의 게이트 및 드레인에 접속하고, 타단에 위상 검출기(283)로부터 공급되는 다운 신호이 입력되도록 구성되어 있다.
멀티플라잉 챠지 펌프(585)에 있어서, 참조 번호 610은 출력 단자를, 611은 펌프를, 612는 구동 전압 VB4를 펌프(611)에 공급하기 위한 구동 전압 발생기를, 그리고 613은 커패시터를 각각 나타낸다.
펌프(611)에 있어서 참조 번호 614~619는 증가형 MOS FET를 나타내고, 620~623은 커패시터를 나타낸다.
MOS FET(614)는 게이트를 드레인에 접속하고, 드레인을 구동 전압 발생기(612)의 출력 단자에 접속하며, 소스측으로부터 드레인측으로 전류가 흐르는 것을 방지해주는 역전류 방지 소자로서의 기능을 한다.
MOS FET(615,616)는 출력 단자(610)에 전류를 유출하기 위한 펌핑 동작을 수행하는 트랜지스터이다. MOS FET(615)는 드레인을 MOS FET(614)의 소스에 접속하고, MOS FET(616)는 드레인을 MOS FET(615)의 소스에 접속하고, 소스를 출력 단자(610)에 접속하고 있다.
커패시터(620)는 일단을 MOS FET(615)의 게이트 및 드레인에 접속하고, 타단에 위상 검출기(583)로부터 공급되는 반전 다운 신호가 입력되도록 구성되어 있다.
커패시터(621)는 일단을 MOS FET(616)의 게이트 및 드레인에 접속하고, 타단에 위상 검출기(583)로부터 공급되는 다운 신호 DWN2가 입력되도록 구성되어 있다.
MOS FET(617,618)는 출력 단자(610)로부터 전류를 유입하기 위한 펌핑 동작을 수행하는 트랜지스터이다. MOS FET(617)는 소스를 구동 전압 발생기(612)의 출력 단자에 접속하고, MOS FET(618)는 소스를 MOS FET(617)의 드레인에 접속하고 있다.
MOS FET(619)는 소스를 MOS FET(618)의 드레인에 접속하고, 소스를 자신의 드레인에 접속하며, 드레인을 출력 단자(610)에 접속하고, 소스측으로부터 드레인측으로 전류가 흐르는 것을 방지해주는 역전류 방지 소자로서의 기능을 한다.
커패시터(622)는 일단을 MOS FET(617)의 게이트 및 드레인에 접속하고, 타단에 위상 검출기(583)로 공급되는 업 신호가 입력되도록 구성되어 있다.
커패시터(623)는 일단을 MOS FET(618)의 게이트 및 드레인에 접속하고, 타단에 위상 검출기(583)로부터 공급되는 업 신호가 입력되도록 구성되어 있다.
구동 전압 발생기(598)는 제59도에 도시된 회로를 구비한다. 제59도에서 참조 번호 625∼631은 공핍형 MOS FET를, 632∼635는 증가형 MOS FET를 7636∼639는 저항을, 그리고 640은 공핍형 MOS FET에 의해 형성되는 다이오드를 각각 나타낸다.
구동 전압 발생기(612)는 제60도에 도시된 회로를 구비한다. 제60도에서 참조 번호 642∼648은 공핍형 MOS FET를, 649∼652는 증가형 MOS FET를 653∼656은 저항을, 그리고 657은 공핍형 MOS FET에 의해 형성되는 다이오드를 각각 나타낸다.
이들 구동 전압 발생기(598,612)는 제54도에 도시된 구동 전압 발생기(534)와 동일한 회로를 구비한다. 구동 전압 발생기(598)에서 신호 ME1 및는 MOS FET(625,626)에 각각 공급된다. 멀티플라잉 챠지 펌프(584)의 출력 단자(596)에서 발생되는 전압 CP-OUT은 MOS FET(329)에 공급된다.
구동 전압 발생기(612)에서 신호 ME2 및는 MOS FET(642,643)에 각각 공급된다. 멀티플라잉 챠지 펌프(585)의 출력 단자(596)에서 발생하는 전압은 MOS FET(646)에 공급된다.
구동 전압 발생기(598)에서 신호 ME1이 하이이고 신호이 로우인 경우, 즉 비동기 신호 UNLOCK가 하이(비동기 상태)이고 업 신호 UPf가 로우인 경우, 또는 비동기 신호 UNLOCK가 로우(동기 상태)인 경우에는, MOS FET(635)는 온되고, MOS FET(626)는 오프되며, MOS FET(635)의 게이트는 로우레벨 상태로 위치되고, MOS FET(635)는 오프된다. MOS FET(628∼631)와 저항(638,639)으로 구성되는 회로는 MOS FET(627,635)를 포함하는 전단의 회로로부터 분리된다. 구동 전압 VB3은 전원 전압 VDD 값의 ½이다.
이에 대하여, 신호 ME1이 로우이고, 신호이 하이인 경우, 즉 비동기 신호 UNLOCK가 하이(비동기 상태)이고 업 신호 UPf가 하이인 경우에는 MOS FET(625)는 오프되고, MOS FET(626)는 온되면, MOS FET(635)의 게이트는 하이 레벨 상태에 위치되어, MOS FET(635)는 온된다. MOS FET(631)의 소스 전압은 상승하고, 구동 전압 VB3은 전원 전압 VDD의 ½보다 큰 전압을 갖는다.
구동 전압 발생기(612)에서 신호 ME2가 하이이고, 신호가 로우인 경우, 즉 비동기 신호 UNLOCK가 하이(비동기 상태)이고, 다운 신호 DWNf가 로우인 경우, 또는 비동기 신호 UNLOCK가 로우(비동기 상태)인 경우에는 MOS FET(642)는 온되고 MOS FET(643)는 오프되며, MOS FET(652)의 게이트는 로우 레벨 상태로 위치되어, MOS FET(652)는 오프된다. MOS FET(645∼648)와 저항(655,656)으로 구성되는 회로는 MOS FET(644,652)를 포함하는 전단의 회로로부터 분리된다. 구동 전압 VB4는 전원 전압 VDD 값의 ½이다.
이에 대하여, 신호 ME2가 로우이고, 신호가 하이인 경우, 즉 비동기 신호 UNLOCK가 하이(비동기 상태)이고, 다은 신호 DWNf가 하이인 경우에는, MOS FET(642)는 오프되고, MOS FET(643)는 온되며, MOS FET(652)의 게이트는 하이 레벨 상태로 위치되어, MOS FET(652)는 온된다. MOS FET(648)의 소스 전압은 상승하고, 구동 전압 VB4는 전원 전압 VDD의 ½보다 큰 값을 갖는다.
제61도는 멀티플라잉 챠지 펌프(584,585)의 동작을 설명하는 타임 챠트이다. 제61도는 데이타 신호 DATA, 클록 CLK, 업 신호 UP1, 업 신호 UP2, 다운 신호 DWN1, 다운 신호 DWN2, 멀티플라잉 챠지 펌프(584)의 출력 전류 i584, 멀티플라잉 챠지 펌프(585)의 출력 전류 i585를 도시하고 있다.
데이타 신호 DATA가 로우에서 하이로 전이될 때, 만약 클록 CLK가 데이타 신호 DATA 보다 앞서있는 경우에는 다운 신호 DWN1은 하이로 구동되고, 다운 신호은 로우로 구동된다. MOS FET(603)은 출력 단자(596)로부터 멀티플라잉 챠지 펌프(584)로 전류가 흐르도록 펌핑을 수행한다. 출력 단자(596)에서의 전압 CP-OUT은 하강한다.
데이타 신호 DATA가 하이에서 로우로 전이될 때(반전 데이타 신호가 로우에서 하이로 전이될 때) 만약 클록 CLK가 데이타 신호 DATA 보다도 지연되고 있는 경우에는 업 신호 UP2는 하이로 구동되고, 업 신호는 로우로 구동된다. MOS FET(617)는 출력 단자(610)에서 멀티플라잉 챠지 펌프(584)로 전류가 흐르도록 펌핑동작을 수행한다. 출력 단자(610)에서의 전압은 하강한다.
데이터 신호가 DATA가 로우에서 하이로 전이할 때 클록 CLK가 데이터 신호 DATA보다도 지연되고 있는 경우에는 업 신호 UP1은 하이로 구동되고, 업 신호은 로우로 구동된다. MOS FET(602)는 멀티플라잉 챠지 펌프(585)로부터 전류가 출력 단자(610)로 흐르도록 펌핑 동작을 수행한다. 출력 단자(610)에서의 전압은 상승한다.
데이타 신호 DATA가 로우에서 하이로 전이될 때(데이타 신호가 로우에서 하이로 전이될 때) 만약 클록 CLK가 데이타 신호 DATA 보다 앞서있는 경우에는 다운 신호 DWN2는 하이로 구동되고, 다운 신호는 로우로 구동된다. MOS FET(616)는 멀티플라잉 챠지 펌프(585)로부터 출력 단자(610)로 전류가 흐르도록 펌핑 동작을 수행한다.) 출력단자(610)에서는 전압은 상승한다.
데이터 신호 DATA가 하이에서 로우로 전이될 때(데이터 신호가 로우에서 하이로 전이될 때) 만약 클록 CLK가 데이터 신호 DATA보다 앞서 있는 경우에는 다운 신호 D주2는 하이로 구동되고, 다운 신호는 로우로 구동된다. MOS FET(616)는 멀티플라잉 챠지 펌프(585)로부터 출력단자(610)로 전류가 흐르도록 펌핑 동작을 수행한다. 출력 단자(610)에서의 전압은 하강한다.
루프 필터(586)는 제62도에 도시된 도시된 회로를 구비한다. 제62도에서 참조 번호 659는 전차동 증폭기를, 660,661은 저항을, 662,663은 커패시터를, 그리고 VC 및는 전압 제어 발진기(587)에 공급되는 서로 반전 관계에 있는 제어 전압을 각각 나타낸다.
전압 제어 발진기(587)는 그 주파수가 루프 필터(586)로부터 공급되는 제어 전압 VC 또는의 주파수와 일치하는 클록 CLK를 공급하도록 설계된다.
멀티플라잉 챠지 펌프(584)의 출력 단자(596)에서의 전압 CP-OUT이 상승하거나 또는 멀티플라잉 챠지 펌프(585)의 출력 단자(610)에서의 전압이 하강하는 경우에는 제어 전압는 상승하고 제어 전압 VC는 하강한다.
이에 대하여, 멀티플라잉 챠지 펌프(584)의 출력 단자(596)에서의 전압 CP-OUT이 하강하거나 또는 멀티플라잉 챠지 펌프(585)의 출력 단자(610)에서의 전압이 상승하는 경우에는 제어 전압 VC는 하강하고 제어 전압는 상승한다.
전술한 구성을 갖는 제2실시예의 클록 재생 회로에서 위상 검출기(583)는 데이타 신호 DATA가 입력되면 전압 제어 발진기(587)로부터 공급되는 클록 CLK와 데이타 신호 DATA 사이의 위상차를 검출한다. 위상 동기 루프(582)는 클록 CLK가 데이타 신호 DATA와 위상이 동기되도록 동작한다.
이 경우에 위상 동기 루프 제어 회로(307)는 데이타 신호 DATA의 전이시마다 사이클 슬립에 대한 대기없이 클록 CLK와 데이타 신호 DATA 사이의 위상차를 검출한다.
데이타 신호 DATA의 전회의 전이에서 검출된 데이타 신호와 클록 CLK 사이의 부호화된 위상차 △βn-1와, 데이타 신호 DATA의 금회의 전이에서 검출된 데이타 신호 DATA와 클록 CLK 사이의 부호화된 위상차 △βn에기초하여 클록 CLK의 주파수와 데이타 신호 DATA의 비트 전송 주파수 사이의 차가 검출된다. 멀티플라잉 챠지 펌프(584,585)는 클록 CLK의 주파수가 데이타 신호 DATA의 비트 전송 주파수와 일치하도록 제어된다.
클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수 보다 낮은 경우, 즉 클록 CLK의 주파수가 데이타 신호 DATA의 비트 전송 주파수보다 작으면 주파수 부족 신호 S-는 하이로 구동된다.
이 결과, 업 신호 UPf는 하이로 구동되고, 멀티플라잉 챠지 펌프(584)의 출력 전압 CP-OUT은 상승하며, 제어 전압 VC가 상승하고 제어 전압은 저하되며, 클록 CLK의 주파수는 상승한다.
이에 대하여, 클록 CLK의 주파수가 데이타 주파수보다 높은 경우, 즉 클록 CLK의 주파수가 데이타 신호 DATA의 비트 전송 주파수를 초과하는 경우에는 주파수 초과 신호 S+는 하이로 구동된다.
그 결과, 다운 신호 DWNf는 하이로 구동되고 멀티플라잉 챠지 펌프(585)의 출력 전압 CP-OUT은 상승하고, 제어 전압 VC는 저하하며 제어 전압는 상승하고, 클록 CLK의 주파수는 저하한다.
클록 CLK의 주파수가 데이타 주파수와 일치하거나 근접하면, 동기 검출기(316)로부터 공급되는 신호 UNLOCK로 로우로 구동된다. 위상 동기 루프(582)는 위상 동기 루프 제어 회로(307)에 의해 제어됨이 없이 위상 동기 동작을 계속한다.
상술한 바와 같이 제5실시예의 클록 재생 회로를 사용하면, 클록 CLK의 주파수와 데이타 주파수 사이의 차가 사이클 슬립에 대한 대기없이 검출되므로 클록 CLK의 주파수는 데이타 신호 DATA의 데이타 주파수와 일치하게 될 것이다. 위상 검출기(583)의 이득을 상승시킬 필요가 없고, 즉 타이밍 지터를 증가시키지 않고 주파수 검출을 고속화하며, 클록 신호 재생의 고속화를 도모할 수 있다.
제63도는 본 발명에 의한 제6실시예의 클록 재생 회로의 구성을 도시한 회로도이다. 제63도에서 참조 번호 665는 위상 동기 루프(PLL)를, 666은 위상 동기 루프 제어 회로를 각각 나타낸다.
위상 동기 루프(665)는 그 회로가 제32도에 도시된 전압 제어 발진기(303)와 다른 전압 제어 발진기(667)를 구비한다. 다른 회로 소자는 제32도에 도시된 위상 동기 루프(302)와 동일하다.
전압 제어 발진기(667)는 제64도에 도시된 회로를 구비한다. 제64도에서 참조 번호 669∼672는 링 발진기를 구성하는 지연 셀을 나타낸다. 지연 셀(669)은 Ø1, Ø5를, 그리고 지연 셀(670)은 클록 Ø2, Ø6을, 지연 셀(671)은 클록 Ø3, Ø7을 각각 공급한다.
참조 번호 673은 클록 Ø5을 반전시켜 클록 Ø1과 동기시켜 구성되는 클록 Ø9를 공급하기 위한 인버터를 나타낸다. 674는 클록 Ø1, Ø9가 공급되는 위상 검출기(PD)를 나타낸다. 675는 챠지 펌프(CP)를, 676은 루프 필터(LF)를 각각 나타낸다. 루프 필터(676)의 출력 전압에 따라 지연 셀(669∼672)의 지연 시간이 제어된다.
위상 동기 루프 제어 회로(666)는 제32도에 도시된 주파수 오차 검출기(308)와 그 회로 구성이 다른 주파수 오차 검출기(678)를 구비한다. 다른 회로 소자는 제32도에 도시된 위상 동기 루프 제어 회로(307)와 동일하다.
주파수 오차 검출기(678)는 제32도에 도시된 지연 동기 루프(309)를 설치하지 않고 전압 제어 발진기(667)에 의해 공급되는 클록 Ø1∼Ø8을 사용한다. 제32도에 도시된 지연 동기 루프(309)를 설치하지 않은 것을 제외하고는 주파수 오차 검출기(678)는 제32도에 도시된 주파수 오차 검출기(308)와 동일한 회로 소자를 갖는다.
전술한 구성을 갖는 제3실시예의 클록 재생 회로에서는 위상 검출기(304)는 데이타 신호 DATA가 입력되면, 전압 제어 발진기(667)로부터 공급되는 클록 CLK 와 데이타 신호 DATA 사이의 위상차를 검출한다. 위상 동기 루프(6650는 클록이 데이타 신호 DATA와 위상이 동기되도록 동작한다.
이 경우에 위상 동기 루프 제어 회로(666)는 데이타 신호 DATA의 전이시 마다에 사이클 슬립에 대한 대기없이 클록 CLK와 데이타 신호 DATA 사이의 위상차를 검출한다.
데이타 신호 DATA의 전회의 전이에서 검출된 데이타 신호와 클록 CLK 사이의부호화된 위상차 △βn-1과, 데이타 신호 DATA의 금회의 전이에서 검출된 데이타 신호 DATA와 클록 CLK 사이의 부호화된 위상차 △βn사이의 관계에 기초하여 데이타 신호 DATA의 데이타 주파수와 클록 CLK의 주파수 사이의 차이가 검출된다. 그리고 위상 동기 루프(665)는 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수와 일치하게 되도록 제어된다.
클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수보다 낮은 경우, 즉 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수에 대하여 부족한 경우에는, 주파수 부족 신호 S-는 하이 레벨로 구동된다.
그 결과, 업 신호 Upf 는 하이에서 구동되고, 멀티플라잉 챠지 펌프(305)의 출력 전압 CP-OUT는 상승되고 클록 CLK의 주파수도 상승된다.
이에 대하여, 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수보다 높은 경우에는, 주파수 초과 신호 S+는 하이에서 구동된다.
그 결과, 다운 신호 DWNf는 하이에서 구동되고, 멀티플라잉 챠지 펌프(305)의 출력 전압 CP-OUT는 낮아지고, 클록 CLK의 주파수도 낮아진다.
클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수와 일치하거나 근접한 주파수가 되면, 동기 검출기(316)로부터 공급되는 신호 UNLOCK는 로우에서 구동된다. 위상 동기 루프(665)는 위상 동기 루프 제어 회로에 의해 제어되지 않고 위상 동기 동작을 계속한다.
상기한 바와 같이, 제3실시예의 클록 재생 회로에서 클록 CLK의 주파수와 데이타 신호 DATA의 데이타 주파수간의 차가 사이클 슬립을 기다리지 않고 검출되어 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수와 일치하게 될 것이다. 위상 검출기(674)의 이득은 상승될 필요가 없다. 즉 타이밍 지터를 증가시키지 않고, 주파수 검출 속도를 고속화하며, 클록 신호 재생의 고속화를 도모할 수 있다.
제65도는 제7실시예의 클록 재생 회로의 구성을 나타내는 회로도이다. 제65도에서, 부호 680은 위상 동기 루프, 681은 위상 동기 루프(680)를 제어하기 위한 위상 동기 루프 제어 회로를 나타낸다.
위상 동기 루프(680)는 제32도에 도시된 멀티플라잉 챠지 펌프(305)와 다른 회로를 갖는 멀티플라잉 챠지 펌프(682)를 갖는다. 나머지 회로 소자는 제32도에 도시된 위상 동기 루프(302)의 것들과 동일하다.
위상 동기 루프 제어 회로(681)는 제32도에 도시된 동기 검출기(316), NAND 회로(314,315) 및 로우 패스 필터(313)를 포함하지 않는다. 이것들 대신에, 위상 동기 루프 제어 회로(681)는 제32도에 도시된 로우 패스 필터(313)와 다른 회로를 갖는 로우 패스 필터(LPE)(683,684)를 포함한다. 나머지 회로 소자는 제32도에 도시된 위상 동기 루프 제어 회로(307)의 것들과 동일하다.
로우 패스 필터(683,684)와 멀티플라잉 챠지 펌프(682)는 제66도에 도시된 회로를 갖는다.
로우 패스 필터(683,684)에 있어서, 부호 686,687은 전차동 증폭기를 나타내고, 688,689는 저항을, 그리고 690,691은 캐패시터를 나타낸다.
멀티플라잉 챠지 펌프(682)에 있어서, 부호 692는 출력 단자를, 683,694는 곱셈기(예컨대, 길버트 셀(Gilbert cells))를, 695는 펌프를, 그리고 696,697은 펌프(695)에 각각 구동 전압 VB5 및 VB6을 공급하기 위한 구동 전압 발생기를 나타낸다.
펌프(695)에 있어서, 부호 698∼703은 증가형 MOS FET를 나타내고, 부호 704∼707은 캐퍼시터를 나타낸다.
MOS FET(698)는 게이트를 드레인에 접속하고, 드레인을 구동 전압 발생기(696)의 출력 단자에 접속한다. MOS FET(698)는 소스측으로부터 드레인측으로 전류가 흐르는 것을 방지하기 위한 역전류 방지 소자로서 작용한다.
MOFET(699,700)는 출력 단자(692)로 전류를 펌핑하기 위해 펌핑 동작을 실행하는 트랜지스터이다. MOS FET(699)는 드레인을 MOS FET(698)의 소스에 접속하는 구성을 갖는다. MOS FET(700)는 드레인을 MOS FET(699)의 소스에 접속하고, 소스를 출력 단자(692)에 접속한 구성을 갖는다.
캐패시터(704)는 일단을 MOS FET(699)의 게이트 및 드레인에 접속하고, 타단에 곱셈기(694)에 의해 공급되는 업 신호가 입력되도록 구성되어 있다.
캐패시터(705)는 일단을 MOS FET(700)의 게이트 및 드레인에 접속하고, 타단에 곱셈기(694)에 의해 공급되는 업 신호 UPB가 입력되도록 구성되어 있다.
MOS FET(701,702)는 출력 단자(692)측으로부터 전하를 펌핑하기 위해 펌핑 동작을 실행하는 트랜지스터이다. MOS FET(701)는 소스를 구동 전압 발생기(697)의 출력 단자에 접속하고, MOS FET(702)는 소스를 MOS FET(701)의 드레인에 접속하고 있다.
MOS FET(703)는 소스를 MOS FET(702)의 드레인에 접속하고, 게이트를 드레인에 접속하며, 드레인은 출력 단자(692)에 접속하여, MOS FET(703)는 소스측으로부터 드레인측으로 전류가 흐르는 것을 방지하기 위한 역전류 방지 소자로서 작용한다.
캐패시터(706)는 일단을 MOS FET(701)의 게이트 및 드레인에 접속하고, 타단에 곱셈기(693)에 의해 공급되는 다운 신호 DWNB가 입력되도록 구성되어 있다.
캐패시터(707)는 일단을 MOS FET(702)의 게이트 및 드레인에 접속하고, 타단에 곱셈기(693)에 의해 공급되는 다운 신호가 입력되도록 구성되어 있다.
구동 전압 발생기(696,697)에 있어서, 부호 708∼711은, 공핍형 MOS FET를 나타낸다. 이 구동 전압 발생기(696,697)는 구동 전압 VB5 및 VB6이 출력 단자(692)에서의 전압 CP-OUT과 동일한 값을 갖도록 동작한다.
주파수 초과 신호 S+가 로우이고, 주파수 부족 신호 S-가 로우인 경우에는, 다운 신호 DWNf는 하이로되고, 다운 신호는 로우로되고, 업 신호 UP는 하이로 되고, 업 신호는 로우로 된다. 곱셈기(693)는 다운 신호 DWNf와 다운 신호에 대해 비활성 상태가 된다. 곱셈기(694)는 업 신호 UP와 업 신호 UP에 대해 비활성 상태가 된다.
다운 신호 DWN가 하이로 되고 다운 신호가 로우가 되면, 곱셈기(683)로부터 공급되는 다운 신호 DWNB는 하이에서 구동된다. MOS FET(702)는 펌핑을 실행하고, 이것에 의해 출력 단자(692)로부터 MOS FET(703)로 전류가 흐른다.
다운 신호 DWN와 다운 신호가 교대로 하이가 되면, 다운 신호 DWNB 및 다운 신호는 교대로 하이에서 구동된다. MOS FET(701,702)는 교대으로 펌핑 동작을 실행하고, 이것에 의해 출력 단자(692)로부터 MOS FET(703)로 전류가 흐른다.
업 신호 UP가 하이로 되고 업 신호로우가 되면, 곱셈기(704)로부터 공급되는 업 신호 UPB는 하이에서 구동된다. MOS FET(700)는 펌핑 동작을 실행하고, 이것에 의해 MOS FET(700)로부터 출력 단자(692)로 전류가 흐른다.
업 신호 UP와가 교대로 하이가 되면, 업 신호 UPB와는 교대로 하이에서 구동된다. MOS FET(700,699)는 교대로 펌핑 동작을 실행하고, 이것에 의해 MOS FET(700)로부터 출력 단자(692)로 전류가 흐른다.
주파수 초과 신호 S+가 하이이고, 주파수 부족 신호 S-가 로우이면, 다운 신호 DWNf가 로우로 되고, 다운 신호가 하이로 되고, 업 신호 UP가 하이로 되고, 업 신호가 로우로 된다. 곱셈기(693)는 다운 신호 DWNf와 다운에 대해 활성 상태가 되고, 곱셈기(694)는 업 신호 UP와 업 신호에 대하여 비활성 상태가 된다.
다운 신호 DWN가 하이가 되면, 다운 신호 DWNf는 다운 신호 DWN에 의해 승산되고, 반전 다운 신호는 다운 신호에 의해 승산된다. 결과적으로 출력 단자(692)로부터 MOS FET(703)로 대량의 전류가 흐른다.
주파수 초과 신호 S+가 로우이고, 주파수 부족 신호 S-가 하이이면, 다운 신호 DWNf는 하이로 되고, 다운 신호는 로우로 되고, 업 신호 UP는 로우로되고, 업 신호는 하이로 된다. 곱셈기(693)는 다운 신호 DWNf에 대해 비활성 상태가 되고, 곱셈기(694)는 업 신호 UP 및에 대하여 활성 상태가 된다.
업 신호 UP가 하이가 되면, 업 신호 UPf는 업 신호 UP에 의해 승산되고, 업 신호는 반전 업 신호에 의해 승산도니다. 결과적으로 MOS FET(700)로부터 출력 단자(692)로 대량의 전류가 흐른다.
전술한 구성 요소를 갖는 제7실시예의 클록 재생 회로에서, 위상 검출기(304)는 데이타 신호 DATA가 입력되면 전압 제어 발진기(303)로부터 공급되는 VCO 클록 CLK와 데이타 신호 DATA간의 위상차를 검출한다. 위상 동기 루프(680)는 클록 CLK의 위상을 데이타 신호 DATA의 위상에 동기시키도록 동작한다.
위상 동기 루프 제어 회로(681)는 클록 CLK과 데이타 신호 DATA간의 위상차를 사이클 슬립을 가다리지 않고 데이타 신호 DATA의 천이시 마다 검출한다.
데이타 신호 DATA의 전회의 천이시에 검출된 클록 CLK과 데이타 신호 DATA간의 부호화된 위상차 △βn-1과 데이타 신호 DATA의 금회의 천이시에 검출된 클록 CLK과 데이타 신호 DATA간의 부호화된 위상차 △β간의 관계에 기초하여, 클록 CLK의 주파수와 데이타 신호 DATA의 데이타 주파수간의 차가 검출된다. 이때 위상 동기 루프(680)는 클록 CLK의 주파수가 데이타 신호 DATA의 비트 주파수와 일치하도록 제어된다.
클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수 보다 낮은 경우, 즉 클록 CLK의 주파수가 데이타 신호 DATA의 비트 전송 주파수에 대하여 부족한 경우에는 주파수 부족 신호 S-는 하이에서 구동된다.
이 결과, 업 신호 UPf는 하이에서 구동되고, 업 신호는 로우에서 구동된다. 멀티플라잉 챠지 펌프(682)의 출력 전압 CP-OUT는 상승되고, 클록 CLK의 주파수도 상승된다.
이에 대하여, 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수보다 높은 경우, 즉 클록 CLK의 주파수가 데이타 신호 DATA의 비트 전송 주파수를 초과하는 경우에는 주파수 초과 신호 S+는 하이에서 구동된다.
그 결과, 다운 신호 DWNf는 하이에서 구동되고, 다운 신호는 로우에서 구동된다. 멀티플라잉 챠지 펌프(602)의 출력 전압 CP-OUP은 낮아지고, 클록 CLK의 주파수도 낮아진다.
상기 언급된 바와 같이, 제7실시예의 클록 재생 회로에서 클록 CLK의 주파수와 데이타 신호 DATA의 데이타 주파수간의 차는 사이클 슬립을 기다리지 않고 검출되어 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수와 일치하게될 것이다. 위상 검출기(304)의 이득은 상승시킬 필요가 없다. 즉 타이밍 지터를 증가시키지 않고 주파수 검출을 고속화하며, 클록 재생 속도의 고속화를 도모할 수 있다.
상기한 바와 같이, 본 발명에 따른 클록 재생 회로를 이용하면, 클록 CLK의 주파수와 데이타 신호 DATA의 데이타 주파수간의 차가 사이클 슬립없이 검출될수 있어 클록 CLK의 주파수가 데이타 신호 DATA의 데이타 주파수와 일치하게 될 것이다. 주파수 검출 속도가 증가될 수 있고, 결국 클록 재생속도의 증가가 성취될 수 있다.
또한, 본 발명에 따른 위상 검출기를 이용하면 입력 신호와 래칭되는 전압제어 발진기의 출력 신호와 챠지 펌프 구동 신호를 생성하기 위해 논리곱 된다. 단사 펄스 발생기는 필요없다. 따라서, 고주파 입력 신호도 적절히 처리될 수 있다. 또한, 본 발명에 따른 챠지 펌프를 이용하면, 챠지 펌프 구동 신호에 필요한 펄스폭은 캐패시터에 의해 결정된다. 이것은 챠지 펌프 구동 신호를 위한 펄스폭을 결정하기 위해 입력 신호로부터 생성된 단사 펄스를 이용할 필요성을 제거한다. 본 발명에 따른 챠지 펌프를 이용하면, 고주파 입력 신호에도 적절히 처리될 수 있는데, 이때 구동 전압은 챠지 펌프의 출력 단자에서 발생된 전압과 동일한 값을 갖도록 제어되며, 출력 임피던스는 상승될 수 있다. 결과적으로, 전원 노이즈의 영향이 최소화될 수 있다. 본 발명에 따른 2개의 챠지 펌프를 이용하면, 상보 구동이 가능한 회로가 실현될 수 있다. 이것은 전압 제어 발진기의 출력 신호를 전원 노이즈의 영향으로부터 보호할 수 있게한다.
상기한 실시예에서, 위상 검출기(PD) 및 주파수 오차 검출 회로로부터의 출력은 챠지 펌프를 통해 루프 필터에 공급된다. 또한, PLL을 이용한 종래의 클록 재생 회로에서 위상 검출기의 출력은 또한 챠지 펌프를 통해 루프 필터에 공급된다. 그러나, 제5도를 참고로 설명한 바와 같이, 챠지 펌프의 출력이 기생 인덕턴스로 인해 완전한 스윙을 가질수 없는 문제가 있다. 다음에, 이 문제를 해결할 실시예를 설명한다.
제67도는 제8실시예에 따른 클록 재생 회로를 나타낸다. 이 클록 재생 회로는 제5도에 도시된 구성을 갖는다. 그러나, 챠지 펌프(742)의 출력 단자와 반도체 집적 회로(751)의 외부 단자(754) 사이에 적분 회로(756)가 접속된다는 점에서 통상의 클록 재생 회로와 다르다. 그러므로, 오차 수속용 펄스 발생기(741), 챠지 펌프(742), 연산 증폭기(746) 및 전압 제어 발진기(VCO)(750)에 관한 설명은 생략된다.
적분 회로(756)는 공지된 능동형 CR 적분 회로이며, 이 회로는 접지된 비반전 입력 단자를 갖는 연산 증폭기(757), 연산 증폭기(757)의 반전 입력 단자와 적분 회로의 출력 단자 사이에 접속되는 저항(758)과 연산 증폭기(757)의 반전 입력 단자와 적분 회로의 출력 단자 사이에 접속되는 캐패시터(759)를 포함한다. 연산 증폭기(757)의 출력 단자는 외부 단자(754)에 접속된다. 저항(758)은 전류를 제한하도록 설계되어, 예컨대 10kΩ의 저항을 갖는다. 캐패시터(759)는 소량의 전하를 저장할 수 있고 예컨대 1 pF의 캐패시턴스를 갖는다. 이에 대하여, 캐패시터(749)는 예컨대 0.1μF의 비교적 큰 캐패시턴스를 갖는다.
오차 수속용 펄스 발생기(741)는 출력 펄스의 폭이 일정하고, 펄스의 수에 기초하여 오차 수속을 제어하는 것과, 펄스폭에 기초하여 오차 수속을 제어하는 2가지 종류가 있다. 예컨대, 오차 수속용 펄스 발생기(741)는 위상 검출기(PD), 주파수 오차 검출기, 또는 위상 주파수 검출기(PFD)로 구성되어 있다.
오차 수속용 펄스 발생기(741), 챠지 펌프(742) 및 적분 회로(756)는 오차 검출기를 구성한다.
제68도는 오차 수속용 펄스 발생기(741)의 출력 신호및 DWN, 챠지 펌프(742)의 출력 전하 CH 및 적분 회로(756)의 출력 전압 V0을 나타낸다. 이 예에서, 이들 신호및 DWN은 펄스폭이 일정하다. 하나의 업 펄스에 응답하여 전하 CH는 전원 공급선 VCC로부터 pnp 트랜지스터(743) 및 저항(758)을 통해 캐패시터(759)에 저장된다. 따라서, 전하의 양은 q만큼 증가한다. 이것에 의해 전압 V0가 하강한다. 루프 필터(745)는 반전 출력 단자이기 때문에, 전압 제어 발진기(750)의 입력 전압은 전압V0의 하강에 따라 상승한다. 결과적으로, 전압 제어 발진기(750)의 출력 주파수가 상승한다. 마찬가지로, 하나의 다운 펄스 DWN에 응답하여 전하 CH는 캐패시터(759)로부터 저항(758)과 npn 트랜지스터(744)를 통해 전원 공급선 -VCC으로 손실된다. 상기의 동작에 반대되는 동작이 실행된다.
이러한 동작에 의해, 데이타 신호 DATA에 대한 VCO 클록 CLK의 주파수 또는 위상의 오차는 일정한 주파수 또는 일정값(0 또는 π/2)으로 수속된다. 전하 CH의 양을 펄스폭에 비례하도록 조절하기 위하여 챠지 펌프(742)의 출력은 전원 공급선 VCC와 -VCC의 전압사이에서 완전한 스윙을 받는다.
전하 CH는 펄스 파형이며, 위상 동기 루프에는 필요없는 고주파 성분을 포함한다. 따라서, 이 전하 CH를 적분 회로(755)에 의해 적분함으로써, 불필요한 성분이 제거되고, 필요한 정보만이 적분 회로(756)로부터 공급된다. 따라서 외부단자(754)에 존재하는 기생 인덕턴스 및 기생 용량의 영향이 최소화된다. 데이타 신호 DATA의 주파수(데이타 주파수)가 1Gbps 정도 이상의 고속인 경우에도 외부 단자(754)에 공급되는 파형의 왜곡이 대폭적으로 감소될 수 있다.
제69도는 제67도에 도시된 오차 수속용 펄스 발생기(741), 챠지 펌프(742) 및 적분 회로(756)를 대신해서 이용되는 제9실시예의 위상 오차 검출기를 나타낸다.
오차 수속용 펄스 발생기(756)는 공지된 배타적 논리합 게이트(OR 게이트)이다. 그 한쪽 및 다른쪽 입력단에는 VCO 클록 CLK 및 제로 복귀(이하, RZ) 신호 DATA가 공급된다. 부호 757은 오차 수속용 펄스 발생기(756)의 출력 회로의 등가 저항을 나타낸다. 저항(757)은 제67도의 저항(758)의 역활을 한다. 따라서 적분 회로(758)는 저항(758)을 갖지 않는다.
제70도는 RZ 신호 DATA, VCO 클록 CLK, 배타적 OR 게이트(756)의 출력 전하UD 및 적분 회로(758)의 출력 전압 V0의 파형을 나타낸다. 전하 UD는 제로 라인의 상하로 변동하는 펄스를 갖는다. 데이타 신호 DATA에 대한 위상 오차, 즉 공식 π/2+△E에 따라 제공되는 △E가 제70도에 도시된 바와 같이 부인 경우, 전하 UD를 적분 회로(758)에 의해 적분할 때의 전압 V0은 하강한다. 이것에 의해, 제67도에 도시된 루프 필터(745)의 출력은 증가하게 된다. 이 때 △E 값은 영으로 수속된다. △E가 정(+)인 경우에는 전압 V0가 상승하여 △E 값은 다시 영으로 수속한다.
배타적 OR 게이트의 출력단은 제67호에 도시된 챠지 펌프(742)의 출력단에서와 유사하게 전원 공급선의 전압 사이에서 풀 스윙이 발생하고, 정의 펄스폭에 비례하는 양의 전하를 방출하고, 부의 펄스폭에 비례하는 양의 전하를 흡수한다. 따라서, 출력단은 챠지 펌프로서 이용된다. 배타적 OR 게이트(756)는 출력단을 배제한 배타적 OR 게이트와, 출력단에서 실현되는 챠지 펌프로 구성된다고 할 수 있다.
제71도는 제67도에 도시된 오차 수속용 펄스 발생기(741), 챠지 펌프(742) 및 적분 회로(756)를 대체해서 사용하는 제10실시예의 위상 오차 검출기를 나타낸다.
오차 수속용 펄스 발생기(741)는 공지된 Hogge의 회로이다. 여기서 D형 플립 플롭(762,763)은 직렬로 접속되고, 배타적 OR 게이트(766,767)의 각각의 2입력 단자는 D형 플립 플롭(762,763)의 각각의 데이타 입력 단자 D와 정위상 출력 단자 Q에 접속된다.
NRZ 신호 DATA는 D형 플립 플롭(762)의 데이타 입력 단자 D에 공급된다. VCO 클록 CLK은 D형 플립 플롭(762)의 클록 입력 단자 CK에 공급된다. VCO 클록 CLK에 반전 관계에 있으며 로우에서 활성 상태에 있는 VCO 클록는 D형 플립 플롭(763)의 클록 입력 단자 CK에 공급된다.
배타적 OR 게이트(766)의 출력은 위상 오차 정보를 포함한다. 데이타 신호 DA TA의 조밀하게 펄스되는 부분에 포함된 펄스의 하강부가 인접 펄스에 중첩되면, 데이타 신호 DATA의 펄스의 하강 에지는 시간축을 따라 시프트되는 것으로 생각된다. 이것은 VCO 클록 CLK에 위상 지터를 일으킨다. 위상 지터의 발생을 감소시키기 위해서 게이트(767)의 출력만이 이용된다.
오차 수속용 펄스 발생기(761)의 출력 단자와 적분 회로(770)의 입력 단자 사이에는 가산기(773)가 접속된다. 가산기(773)는 단일 방향으로 전류를 흐르게 하는 다이오드(774,775)와, 전하를 가산하는 저항(778,779)을 포함한다. 저항(778,779)의 저항값은 동일한 값을 갖는다. 가산기(773)의 저항(778,779)은 제67도의 저항(758)의 역활을 한다. 따라서, 적분 회로(770)는 저항을 갖지 않는다.
제72도는 상기한 회로 소자를 갖는 위상 오차 검출기의 동작을 나타낸다. 제72도에서, Q1 및 Q2는 D형 플립 플롭(762,763)의 출력을 나타내고, V1 및 V2는 배타적 OR 게이트(766,767)의 출력을 나타낸다.
배타적 OR 게이트(766,767)의 출력은 제67도에 도시된 챠지 펌프(742)의 출력과 유사하게 전원 공급선의 전압 사이에서 풀 스윙을 한다. 배타적 OR 게이트(766)의 출력의 정의 펄스폭과 배타적 OR 게이트(767)의 출력의 부의 펄스폭의 차에 비례하는 양의 전하가 가산기(773)로부터 방출되거나 가산기(773)에 흡수된다.
게이트(766,767)의 출력단과 가산기(773)는 챠지 펌프를 구성한다. 제71도에 도시된 회로는 직렬로 접속되는 오차 수속용 펄스 발생기(761)에서 게이트(766,767)의 출력단을 배제한 오차 수속용 펄스 발생기와, 챠지 펌프와, 적분 회로(770)가 종속 접속된 구성이라고 할 수 있다.
제73도는 제11실시예의 지연 동기 회로를 나타낸다.
이 지연 동기 회로는 제67도에서의 전압 제어 발진기(VCO) 대신에 4단 지연 회로(782)를 이용하는 지연 동기 루프 회로이다. 지연 동기 회로는 입력 클록 Ø에 대하여 위상이 서로 일정량 만큼 벗어난 복수의 클록 Ø0~Ø3을 발생한다.
제67도의 회로와 유사하게, 제73도의 회로는 챠지 펌프(742)의 출력 단자와 외부 단자(754) 사이에 적분 회로(756)가 접속되어 있는 점을 제외하고는 공지된 회로의 구성이다. 783은 반도체 집적 회로를 표시한다.
4단 지연 회로(782)에서의 지연 회로(DL1~DL4)를 위해 설정된 지연 시간은 루프 필터(745)의 출력에 따라서 제어된다. 지연 회로(DL1)의 입력 클록 Ø0와 지연 회로(DL4)의 출력 클록 Ø0간의 위상차는 2π로 수속된다.
제74도는 위상 오차가 영으로 수속될 때의 입력 클록 Ø0에 대해 변화되는 지연 회로(DL1~DL4)의 출력 클록 Ø0~Ø3와 Ø0를 나타낸다.
제75도는 위상 동기 루프 또는 지연 동기 루프에 이용되는 제12실시예의 오차 검출기를 나타낸다.
오차 검출기는 고속 동작을 위해 상보 입출력형 적분 회로(786)와 상보 출력형 챠지 펌프(785)를 포함한다. 상보 입출력형 연산 증폭기(787A)의 반전 입력 단자와 비반전 출력 단자 사이에는 캐패시터(789A)가 접속된다. 상보 입출력형 연산 증폭기(787A)의 비반전 입력 단자와 반전 출력 단자 사이에는 커패시터(789B)가 접속된다. 반전 및 비반전 출력 단자는 저항(788A,788B)을 통하여 챠지 펌프(785)의 상보 출력 단자에 접속된다.
오차 수속용 펄스 발생기(784)로부터 공급되는 업펄스 UP 및 다운펄스 DWN은 일정한 펄스폭을 갖는다. 적분 회로(786)의 출력 전압 V0 및는 초기 상태에서는 동일한 값, 예컨대 0V을 갖는다. 오차 수속용 펄스 발생기(784)로부터 공급되는 1개의 업 펄스 UP에 응답하여, 챠지 펌프(785)는 그 상보 출력 단자를 통해 제75도에 도시된 화살표의 방향으로 이동하는 일정양의 전하 q를 방출 또는 흡수한다. 이것에 의해, 적분 회로(786)의 출력 전압 V0가 V값 만큼 하강하고, 출력 전압가 V값 만큼 상승한다. 1개의 다운 펄스 DWN에 응답하여, 상기와 반대의 동작으로 실행된다.
이러한 오차 검출 회로를 제67도 또는 제73도에 도시된 회로에 이용하는 경우에는, 루프 필터(745)는 상보 입력형으로 할 필요가 있다. 또한, 본 발명에는 여러가지 변형 실시가 가능하다. 예컨대, 제67도 또는 제73도에서 pnp 트랜지스터(743)의 에미터와 전원 공급선 VCC 사이 및 npn 트랜지스터(744)의 에미터와 전원 공급선 -VCC 사이에는 각각 정전류원을 접속함으로써, 챠지 펌프의 입력 및 출력 전류는 일정한 값을 갖는다. 이 변형에서, 적분 회로(756)의 저항(758)은 불필요하게 된다.
공지된 각종 위상 오차 검출기 또는 주파수 오차 검출기에 포함된 오차 수속용 펄스 발생기는 오차 수속용 펄스 발생기(741)로서 이용할 수 있다.
전압 제어 발진기(750)는 별도의 반도체 집적 회로일 수 있다. 루프 필터(745)는 그 전체가 소형화를 위해 반도체 집적 회로 내에 내장된 것이라도 좋다.
이상 설명한 바와 같이, 본 발명에 따른 오차 검출기에 의하면, 챠지 펌프의 출력은 적분 회로에 의해 적분된다. 따라서, 불필요한 고주파 신호 성분이 제거되어 필요한 정보만을 제공한다. 적분 회로의 출력에 기생 용량 또는 기생 인덕턴스가 포함되어 있더라도 기생 용량 또는 기생 인덕턱스의 영향은 무시된다. 주파수 또는 위상의 오차를 수렴하기 위한 신호의 높은 전송율에도 불구하고 보다 정확히 제공할 수 있다.
상기 오차 검출기를 이용하는 클록 재생기 또는 지연 동기 회로에 의하면, 루프 필터에 외부 회로가 접속되거나 또는 높은 전송율로 인하여 챠지 펌프의 출력 라인상의 기생 용량이 문제가 되는 경우에 있어서도 클록 재생기 또는 지연 동기 회로는 전술한 이유에 의해 높은 전송율로 동작하는 효과가 있다.
다음에, 본 발명에 따른 다른 타입의 클록 재생 회로를 설명한다. 이 타입의 클록 재생 회로는 새로운 주파수 동기 회로를 갖는다. 제76도는 본 발명의 주파수 동기 회로의 원리를 나타내는 기본 구성의 블록도이고, 제77도는 이 회로의 피드백 특성을 나타낸다.
제76도에서, 부호 801은 인가 전압에 따라 그 발진 주파수(VCO 주파수)를 변화할 수 있는 전압 제어 발진기를 나타내고, 802는 전압 제어 발진기(801)로부터의 VCO 클록 출력을 제1기준 클록 신호 fr과 비교하여 그 차에 대응하는 신호를 출력하는 기준 위상 검출 수단을 나타내고, 803은 기준 위상 검출 수단(802)의 출력 신호로부터 고주파 성분을 제거하는 로우 패스 필터를 나타낸다. 로우 패스 필터(803)의 출력을 전압 제어 발진기(801)로 피드백함으로서 VCO 클록이 제1기준 클록 fr과 동기된다. 주파수 동기 회로의 이 피드백 루프는 위상 오차가 제로인 경우를 포함하는 소정의 위상 오차 범위내에서는 VCO 주파수를 변화시키지 않고 VCO 주파수를 상기 범위외에서는 제1기준 클록 fr의 주파수와 일치시키는 방향으로 작용하는 특성을 갖는다.
본 발명의 주파수 동기 회로의 피드백 루프는 제77도에 도시된 특성을 갖는다. 도면에 도시된 바와 같이, 위상 오차가 제로인 부분을 포함하는 화살표로 표시된 범위내에서 로우 패스 필터(803)의 출력 전압, 즉 VCO(801)로의 피드백 전압은 VCO 주파수를 변화시키지 않는다. 따라서, VCO 주파수는 변하지 않는다. 예컨대, 이 범위는 +π 부터 -π까지의 범위이다. VCO 클록과 제1기준 클록의 주파수가 서로 일치하고, 단지 위상만 상이한 경우에, 위상 오차는 일정하기 때문에 화살표에 의해 표시된 범위내에 있게 된다. 따라서, VCO 클록의 주파수는 변화시키지 않는다. 그러나, 주파수가 상이한 경우에는 초기 단계에서 위상이 일치하더라도 위상 오차는 점진적으로 증가한다. 위상 오차가 화살표에 의해 표시된 범위를 초과한 경우에, 피드백 루프가 동작하기 때문에 주파수는 일치하게 된다.
다음에, 제2기준 클록과 동기시켜서 클록을 재생하기 위한 클록 재생 회로를 설명한다. 제2기준 클록의 주파수는 제1기준 클록의 주파수와 다소 다르고, 제2기준 클록의 위상은 고정되지 않는다. 클록 재생 회로는 제2루프가 제2기준 클록과 본 발명의 주파수 동기 회로의 VCO(801)의 VCO 클록 또는 분주된 VCO 클록간의 위상 오차를 검출하도록 제2루프와 본 발명의 주파수 동기 회로를 결합함으로써 구성될 수 있다. 클록 재생 회로에서, 스위칭으로 인한 제6도의 종래의 클록 재생 회로의 문제점은 VCO(801)의 VCO 클록이 항상 피드백되어 그 주파수가 제1기준 클록 fr의 주파수와 일치하기 때문에 발생하지 않는다.
제78도는 제12실시예의 주파수 동기 회로의 구성을 나타내는 블록도이다.
제78도에서, 부호 811은 VCO를 나타내고, 821은 디지탈식 위상 주파수 비교기(PFD : Phase Frequency Detector)를 나타내고, 822는 PFD(821)의 출력을 로우 패스 필터(831)로 출력되는 충전 신호 및 방전 신호로 변환하는 PFD 챠지 펌프를 나타내고, 823은 디지탈식 위상 비교기(PD : Phase Detector)를 나타내고, 824는 PD( 823)의 출력을 로우 패스 필터(831)로 출력되는 충전 및 방전 신호로 변환하는 PD 챠지 펌프를 나타내고, 831은 로우 패스 필터를 나타낸다. 도면에 도시된 바와 같이, 로우 패스 필터(831)는 저항 및 캐패시터로 구성된다.
제79도는 PFD(821)과 PFD 챠지 펌프(822)의 회로 구성을 나타낸다. 제80도는 그 동작을 도시한 타임 챠트이다. 통상의 PLL 기술에 있어서, 제79도에 도시된 PFD는 위상 비교기라고 불리기도 하지만, 여기서는 위상 주파수 비교기(PFD)와 위상 비교기(PD)와 구별된다. 제79도에 도시된 PFD는 공지되어 있으며, 여기서는 구체적인 설명은 생략한다. PFD는 입력 S의 위상이 입력 R의 위상보다 앞서 있는지의 여부에 따라 단자 U 및 D상에 정 또는 부의 위상 신호를 출력한다. 입력 S의 위상이 R의 위상 보다 앞서 있는 경우에는, 펄스는 단자 D에서 출력된다. 입력 S의 위상이 입력 R의 위상 보다 지연되고 있는 경우에는, 펄스는 단자 U에서 출력된다. 이들 펄스의 폭은 위상차의 값에 따라 변한다. 제79도에 도시된 회로는 시퀀스 회로이므로 단자 U 및 D의 상태는 입력 R 및 S의 레벨에 의해 결정되는 것이 아니고, 즉 이들은 이전의 상태에 영향을 받는다. 단자 U상의 펄스는 인버터에 의해 반전된 후, 반전된 펄스는 챠지 펌프(824)의 P채널 트랜지스터의 게이트에 공급된다. 이 펄스가 인가되면, P채널 트랜지스터는 온되어 도통된다. 이렇게 하여, 챠지 펌프의 출력 단자상의 전위는 펄스폭의 기간 동안 저항을 통해 소스의 고전위 단자로부터 충전된다. 단자 D상의 펄스는 챠지 펌프(824)의 N채널 트랜지스터의 게이트에 공급된다. 이 펄스가 인가되면, P채널 트랜지스터는 온되어 도통된다. 이렇게 하여 챠지 펌프의 출력 단자의 전위는 펄스폭의 기간동안 저항을 통해 소스의 저전위 단자에 방전이 이루어진다. 즉, 로우 패스 필터(831)로의 충전 및 방전은 위상차에 따라 실행되고, 로우 패스 필터의 출력은 VCO(811)로 피드백되어 위상차가 영으로 된다. 이 회로에서, 기준 클록 fr은 입력 단자 R로 입력되고, VCO(801)로부터의 VCO 클록은 입력 단자 S로 입력된다. 따라서, VCO 클록의 위상이 기준 신호 fr의 위상보다 앞서 있는 경우에는 펄스가 단자 D에 출력되어 충전이 행해지며, VCO 클록의 위상이 기준 신호 fr의 위상보다 지연되고 있는 경우에는 펄스가 단자 U에 출력되어 방전이 행해진다.
제81도는 PD(823)와 PD 챠지 펌프(824)의 회로 구성을 나타내고, 제82도는 그 동작을 나타내는 타임 챠트이다.
제81도에 도시된 회로에서, 입력 단자 R에 입력되는 신호는 ½ 분주기(831)에 의해 분주된 후, 배타적 논리합(EXOR) 게이트(834)에 입력된다. 입력 단자S에 입력되는 신호는 인버터(832)에 의해 반전된 후, ½ 분주기(833)에 의해 분주되어, EXOR 게이트(834)에 입력된다. 제82도에 도시된 바와 같이, EXOR 게이트(834)의 출력은 위상이 일치할 때는 하이 및 로우 레벨 상태의 기간이 같고, 입력 단자 S에 입력되는 신호의 위상이 입력 단자 R의 위상 보다 앞서 있는 경우에는 로우 레벨 상태의 기간이 하이 레벨 기간보다 크고, 입력 단자 S에 입력되는 신호의 위상이 입력 단자 R의 위상보다 지연되고 있는 경우에는 하이 레벨 상태의 기간이 로우 레벨 기간보다 크다. EXOR 게이트(834)의 출력은 CMOS 인버터 게이트를 구성하는 p채널 트랜지스터 및 n채널 트랜지스터의 게이트에 공급된다. 이렇게 하여, EXOR 게이트(834)의 출력이 낮으면, p채널 트랜지스터는 도통되고, 챠지 펌프의 출력 단자의 전위는 펄스의 기간 동안 저항을 통해 소스의 저전위 단자에 방전이 행해진다. 즉, 로우 패스 필터(827)로의 충전 및 방전은 위상차에 따라 실행되고, 로우 패스 필터의 출력이 VCO(811)로 피드백되어 위상차가 영이 되도록 제어된다. 이 회로 또한 시퀸스 회로이므로 출력 상태는 이전의 상태에 의해 영향을 받는다. 이 회로에서 기준 클록 fr은 입력 단자 R에 입력되고, VCO(8 11)로부터 출력되는 VCO 클록은 입력 단자 S에 입력된다. 따라서, VCO 클록의 위상이 기준 클록 fr보다 앞서 있는 경우에는 p채널 트랜지스터가 도통되고 충전 동작이 실행된다. VCO 클록의 위상이 기준 클록 fr보다 지연되고 있는 경우에는 n채널 트랜지스터가 도통되고 방전 동작이 실행된다.
위상차와 관련해서는 PFD(821)와 PFD 챠지 펌프(822)로 구성되는 제1피드백 루프가 PD(823) 및 PFD 챠지 펌프(824)로 구성되는 제2피드백 루프의 피드백 방향과 반대인 점이 중요하다. 또한, 2개의 피드백 루프의 이득은 -π~+π 범위내에서 동일하도록 설정된다. 이것은 후술하겠다.
제83도는 VCO(811)의 회로 구성이다.
제83도에 도시된 VCO(811)는 MES 트랜지스터로 구성되는 발진기이다. 이 회로에서, 2개의 MES 트랜지스터는 교대로 도통되고, 캐패시터 소자의 충전 및 방전이 반복됨으로써, 회로는 발진한다. 소스의 저전위 단자에 접속되는 MES 트랜지스터의 게이트 전압 Vc를 변화시킴으로서 VCO 주파수는 캐패시터 소자의 충전 및 방전의 시정수가 변하기 때문에 변한다. 이 회로에서, VCO 주파수는 전압 Vc가 증가할 때 증가하고, 전압 Vc가 감소할 때 감소한다.
제78도에 도시된 제1실시예의 주파수 동기 회로의 각 소자를 설명하였지만, 이 회로의 피드백 루프에 관해서는 제84도를 참고로 설명한다.
제84도는 위상차에 대한 로우 패스 필터(835)의 출력 전압 특성을 나타낸다.
제84도에서, 일점 쇄선은 PFD(821)와 PFD 챠지 펌프(822)로 구성되는 제1피드백 루프의 위상차 출력 특성을 나타내고, 2점 쇄선은 PD(823)와 PD 챠지 펌프(824)로 구성되는 제1피드백 루프의 위상차 출력 특성을 나타낸다. 상기한 바와 같이, 2개의 피드백 루프의 이득은 동일하고, 그 피드백 방향은 반대이다. 따라서, 제78도에 도시된 바와 같이, PFD 챠지 펌프(822)와 PD 챠지 펌프(824)의 출력을 접속하여 로우 패스 필터(827)에 입력하면, 실선으로 표시된 합성된 위상차 출력 특성이 얻어진다. 즉, -π~+π의 위상차 범위내에서 2개의 피드백 루프의 출력은 서로 삭제되고, 로우 패스 필터의 출력 전압은 위상차가 존재하더라도 일정하게 유지된다. 또한, 로우 패스 필터의 출력 전압은 -π~+π의 위상차 범위밖에서 위상차에 따라서 변화하지만, 위상차가 앞선 상태나 지연된 상태중 어느 하나에 있을 때는 중심 레벨을 초과하여 변화되는 일은 없다.
전체적인 피드백 루프가 상기한 특성을 갖기 때문에, 피드백 루프는 위상차가 점진적으로 증가할 때 2 클록의 주파수를 수렴하도록 동작한다. 그러나, 2개의 클록의 주파수가 동일할 때, 위상차는 -π 또는 +π를 초과하지 않는다. 따라서, 피드백 루프는 위상차가 존재하더라도 동작하지 않는다.
제12실시예의 주파수 동기 회로가 설명되었다. 이 주파수 동기 회로를 사용하여 데이타 신호로부터 클록을 재생하는 클록 재생 회로의 실시예를 설명한다.
제85도는 제13실시예의 클록 재생 회로의 구성을 나타낸다.
제85도에서, 부호 840은 VCO를 나타내고, 845는 로우 패스 필터를 나타내고, 841은 PFD를 나타내고, 842는 PFD 챠지 펌프를 나타내고, 843은 PD를 나타내고, 그리고 844는 PD 챠지 펌프를 나타낸다. 이들 소자는 제78도에 도시된 주파수 동기 회로의 소자들과 동일하다. 본 실시예의 클록 재생 회로는 데이타 신호 위상 검출기(PD)(846)와 데이타 신호 챠지 펌프(847)를 포함한다.
제86도는 데이타 신호 PD(846)와 데이타 신호 챠지 펌프(847)의 회로를 나타낸다.
제81도와 제86도를 비교하면, 제86도에 도시된 회로와 제81도에 도시된 회로가 유사하지만, ½ 분주기(831)가 생략되었다는 점이 다르다. 이 회로에서, VCO(840)로부터 출력된 VCO 클록과 데이타 신호가 비교된다. 데이타 신호는 NRZ 신호이므로, 데이타 신호의 사이클 기간은 2배의 데이타 클록의 사이클 기간과 동일하다. 따라서, 입력 단자 R에 입력되는 데이타 신호를 분주할 필요가 없다. 결과적으로 ½ 분주기(831)가 생략된다.
또한, 제86도에 도시된 회로에서는 EXOR 게이트(853)가 이용되고 있다. 배타적 NOR(EXNOR) 게이트가 사용될 수 있다.
선택적으로, 제85도에 도시된 회로에서, VCO(840)로부터의 출력되는 클록은 PFD(841), PFD 챠지 펌프(842), PD(843), PD 챠지 펌프(844), 및 로우 패스 필터(845)로 구성되는 주파수 동기 회로에 의해 기준 클록 fr과 동기화하도록 제어된 다음, 이 클록은 클록의 주파수가 데이타 신호 PD(846), 데이타 신호 챠지 펌프(847), 및 로우 패스 필터(845)로 구성되는 루프에 의해 데이타 신호에 포함된 데이타 클록과 일치하도록 제어된다. 이렇게 하여, 루프 전환된 후 VCO 클록을 데이타 신호와 동기시키는데 필요한 시간이 비교적 길게 되는 제82도에 도시된 종래의 클록 재생 회로의 문제점은 해결된다.
제87도는 제14 실시예의 클록 재생 회로의 블록도이다. 본 실시예에서, 본 발명은 주파수 합성기에 응용된다.
제87도에서, 부호 860은 VCO를, 865는 로우 패스 필터를, 861은 PFD를, 862는 PFD 챠지 펌프를, 863은 PD를, 864는 PD 챠지 펌프를, 869는 데이타 신호 위상 검출기(PD)를, 870은 데이타 신호 챠지 펌프를 나타낸다. 이들 요소는 제85도에 도시된 제2실시예의 소자들과 동일하다. 본 실시예에서는 클록을 분주하는 2모듈 프리스케일러(866), 스웰로우(swallow) 카운터(867) 및 프로그래머블 카운터(868)가 포함된다.
PFD(861)의 응답 속도는 느리다. 따라서, VCO(860)로부터 출력되는 클록이 매우 고주파수인 경우, 기준 클록과 클록간의 위상차를 검출하는 것은 어렵다. 이 문제를 해결하기 위해, 클록이 1/N 주파수로 분주하고, 기준 클록도 1/N 주파수로 분주된다. 2 모듈 프리스케일러(866), 스웰로우 카운터(867) 및 프로그래머블 카운터(868)로 구성되는 부분은 클록을 N으로 분주한다. 분주비 N은 임의적으로 결정될 수 있다.
제88도는 2모듈 프리스케일러의 회로 구성도이다. 이 회로는 신호를 1/P 또는 1/(P+1) 주파수로 분주한다. 1/P 또는 1/(P+1)중 어느 하나가 모드 선택단자에 공급되는 신호에 의해 선택된다.
제87도에 도시된 구성에서, 스웰로우 카운터(867)가 2모듈 프리스케일러(866)의 출력을 A(A는 정수)로 카운트하여 종료할 때까지 2모듈 프리스케일러(866)는 1/N 분주 동작을 실행한다. 이어서, A(P+1) 카운팅이 이 부분에서 실행된다. 다음에, 프로그래머블 카운터(868)가 2모듈 프리스케일러(866)의 출력을 (M-A)까지 카운트할 때까지 2모듈 프리스케일러(866)는 1/P 분주 동작을 실행한다. 따라서, (M-A)P 카운팅이 이 부분에서 실행된다. 따라서, 전체 카운트 수 N은 다음 공식으로 나타낸다.
N=A(P+1)+(M-A)P=MP+A
따라서, N은 P, A 및 M을 적절히 선택함으로서 임의적으로 결정될 수 있다.
제87도에 도시된 제14 실시예의 동작은 기준 클록 및 VCO(811)로부터의 출력이 N으로 분주된 것을 제외하고 제2실시예의 동작과 거의 유사하다.
제89도는 제15 실시예의 클록 재생 회로의 구성을 나타낸다.
제89도에서, 제1VCO(878A), 제1로우 패스 필터(883A), 제1PFD(881A), 제1PFD 챠지 펌프(882A), 제1PD(879A), 및 제1PD 챠지 펌프(880A)로 구성되는 제1부분과, 제2VCO(878B), 제2로우 패스 필터(883B), 제2PFD(881B), 제2PFD 챠지 펌프(882B), 제2PD(879B), 및 제2PD 챠지 펌프(880B)로 구성되는 제2부분은 각각 제1VCO(878A)와 제2VCO(878B)가 상보적으로 동작하는 것을 제외하고 제78도에 도시된 주파수 동기 회로와 동일한 구성을 갖는다. 제1VCO(878A)와 제2VCO(878B)로부터 출력된 VCO 클록은 OR 게이트(884)에 의해 합성되고, 합성된 클록과 기준 클록 fr간의 위상차는 제3PD(885)에 의해 검출된다. 제3PD(885)에 의해 검출된 오차 신호는 제3PD 챠지 펌프(886,887)를 통해 제1로우 패스 필터(883A)와 제2로우 패스 필터(883B)로 피드백된다. 제3PD(885)는 제1PD 및 제2PD와 동일한 구성을 갖는다.
제89도에 도시된 클록 재생 회로에서, 제1VCO(878A)와 제2VCO(878B)는 각각 데이타 신호에 응답하여 동작한다. 따라서 제1부분과 제2부분은 상보적으로 활성 상태와 비활성 상태를 반복한다. 또한, 비활성 상태로부터 활성 상태로의 변화는 데이타 신호의 변화와 동기이므로 제1VCO(878A)와 제2VCO(878B)로부터의 VCO 클록의 위상은 데이타 신호의 위상과 일치한다. 각각의 부분이 제78도에 도시된 주파수 동기 회로와 동일한 구성을 갖기 때문에, 제1VCO(878A)와 제2VCO(878B)로부터 출력되는 VCO 클록의 주파수는 기준 클록 fr의 주파수와 일치한다. 결과적으로, 제1VCO(878A)와 제2VCO(878B)로부터 출력되는 VCO 클록이 OR 게이트(884)에 의해 합성되면, VCO 클록의 VCO 주파수는 기준 클록의 주파수와 일치하고, VCO 클록의 위상은 데이타 신호의 위상과 일치한다.
제3PD(885)는 상기 합성된 클록과 기준 클록 fr간의 위상차를 검출하고, 검출된 위상차는 제3PD 챠지 펌프(886)를 통해 제1부분으로 피드백하고, 제3PD 챠지 펌프(887)를 통해 제2부분으로 피드백된다. 이들 피드백 동작에 의해, 제1VCO(878A)와 제2VCO(878B)는 각각 합성 클록과 기준 클록 fr간의 위상차에 따라 그들의 VCO 주파수를 변화시킨다. 따라서, 제1VCO(878A)와 제2VCO(878B)의 VCO 주파수는 합성된 클록의 위상이 데이타 신호의 변화와 완전히 일치하기 때문에 이들 피드백 기구에 의해 데이타 클록과 일치하도록 제어된다. 최종적으로, 데이타 신호의 데이타 클로과 동기인 클록이 재생된다.
제90도는 제16 실시예의 클록 재생 회로의 구성을 나타낸다.
제90도에서, VCO(896), 로우 패스 필터(893), PFD(889), PFD 챠지 펌프(890), PD(891), PD 챠지 펌프(892), 데이타 신호 PD(894) 및 데이타 신호 제1챠지 펌프(897)는 각각 제85도에서와 같은 동일 소자에 해당하고, 동일한 구성을 갖는다. 제85도의 구성과 다른 점은 기준 클록을 발생하는 기준 VCO(896)가 회로 자체의 외부에서 제공되고, 데이타 신호 PD(894)에 의해 검출되는 위상차는 데이타 신호 제2챠지 펌프(897)와 로우 패스 필터(893)를 통해 기준 VCO(896)로 피드백된다는 것이다.
제78도에 도시된 제11 실시예와 지금까지 설명한 다른 실시예에서는, 기준 클록 fr은 수정 발진기 등을 사용한 발진기로부터 출력된다. 따라서, 기준 클록은 항상 일정한 주파수를 갖는다. 기준 클록 fr의 주파수는 데이타 신호의 데이타 클록 주파수에 근접하도록 선택된다. 그러나, 이들은 완전히 일치하지 않는다. 그러므로, VCO 주파수가 주파수 동기 회로에 의해 기준 클록 fr의 주파수와 일치하도록 제어된 후 클록의 위상이 위상 비교 결과에 따라 데이타 신호의 위상과 일치하도록 제어되고, VCO 주파수가 데이타 신호의 주파수와 완전히 일치하도록 추가로 변화시킬 필요가 있다. 이것은 실제의 피드백 동작에 있어서는 VCO 주파수를 기준 클록 fr의 주파수와 일치시키는 제어와, VCO 주파수를 데이타 신호의 기본 클록의 주파수와 일치시키는 제어의 2개의 피드백 동작을 행하는 것을 의미한다. 따라서, 피드백 제어는 매우 복잡해진다.
제16 실시예에서는 VCO(888)로부터 출력되는 VCO 클록의 VCO 주파수는 기준 VCO(896)로부터 출력되는 기준 클록의 주파수와 일치하도록 제어된다. 그 다음, VCO 클록의 주파수 및 위상이 데이타 신호의 데이타 클록의 주파수 및 위상과 일치하도록 제어된다. 그러나, 피드백 제어가 VCO(888)로부터 출력되는 VCO 클록과 데이타 신호간의 위상차에 따른 기준 VCO(896)에 의해 실행되기 때문에, VCO(896)로부터 출력되는 기준 신호의 주파수는 데이타 신호의 데이타 클록의 주파수와 일치하도록 제어된다. 이 제어에 의해, 기준 VCO(896)에 의해 발생되는 기준 클록과 VCO(888)에 의해 발생되는 클록은 양쪽 모두 데이타 신호의 데이타 클록과 동기한 상태가 된다.
상술한 바와 같이, 본 발명의 주파수 동기 회로를 이용하면, 데이타 신호로부터 데이타 클록을 재생하는 클록 재생 회로의 응답 특성을 개선할 수 있으며, 그에 따라서, 이 클록 재생 회로를 이용한 통신 시스템의 통신 효율의 향상을 도모할 수 있다.

Claims (44)

  1. 데이타 클록에 의해 변조된 데이타 신호로부터 상기 데이타 클록을 재생하기 위한 클록 재생 회로에 있어서, VCO 클록을 발생하는 전압 제어 발진기와; 상기 데이타 신호의 각 천이 에지에서 상기 데이타 신호와 상기 VCO 클록간의 위상차에 대한 위상차 신호를 출력하는 위상 검출기와; 상기 데이타 신호의 천이 에지에서 상기 VCO 클록의 위상들을 검출 및 유지하고 상기 VCO 클록의 위상 변화를 검출함으로써 상기 데이타 클록과 상기 VCO 클록간의 주파수 차를 검출하고, 상기 검출된 주파수 차에 대한 주파수 오차 신호를 출력하는 주파수 오차 검출 회로와; 상기 위상차 신호 및 상기 주파수 오차 신호에 의해 출력 신호가 제어되는 챠지 펌프와; 상기 챠지 펌프의 출력 신호로부터 고주파수 성분을 제거하여 루프 신호를 발생하고, 상기 루프 신호를 상기 전압 제어 발진기에 출력하는 루프 필터를 포함하는 것을 특징으로 하는 클록 재생 회로.
  2. 제1항에 있어서, 상기 VCO 클록의 주파수가 상기 데이타 클록의 주파수와 일치하거나 근접한지의 여부를 판단하여, 상기 VCO 클록의 주파수가 상기 데이타 클록의 주파수와 일치하거나 근접한 경우에는 주파수 동기 신호를 출력하는 주파수 동기 검출 회로를 포함하고, 상기 주파수 오차 검출 회로는 상기 주파수 동기 검출 회로가 상기 주파수 동기 신호를 출력하면 상기 주파수 오차 신호를 상기 루프 필터에 출력하는 것을 중지하는 것을 특징으로 하는 클록 재생 회로.
  3. 제1항 또는 제2항에 있어서, 상기 주파수 오차 검출 회로는, 상기 데이타 신호의 각 천이 에지에서 상기 VCO 클록의 위상을 검출하는 위상차 검출 회로와; 상기 검출된 위상들간의 차를 나타내는 주파수 오차 신호를 제공하기 위해 상기 데이타 신호의 2개의 천이 에지에서 상기 VCO 클록의 상기 검출된 위상들을 비교하는 위상 비교 회로를 포함한 것을 특징으로 하는 클록 재생 회로.
  4. 제3항에 있어서, 상기 주파수 오차 검출 회로는 제어 회로를 포함하고, 상기 위상차 검출 회로는 상기 데이타 신호의 하나의 천이 에지에서 상기 VCO 클록의 위상을 각각 검출하여 그 검출된 위상을 유지하는 복수의 위상차 검출/유지 회로를 포함하며, 상기 위상 비교 회로는 상기 위상차 검출/유지 회로와 동일 갯수이고 2개의 상기 위상차 검출/유지 회로의 유지값들을 각각 비교하는 복수의 비교 회로를 구비하고, 상기 제어 회로는, 상기 위상차 검출/유지 회로에 의해 각각 상기 데이타 신호의 천이 에지에서 상기 VCO 클록의 위상들을 주기적으로 연속해서 검출하여 상기 위상 검출이 실행되는 하나의 천이 에지로부터 다음 또는 후속의 천이 에지까지 상기 검출된 위상을 유지하도록 함과 동시에, 상기 비교 회로에 의해 2개의 대응하는 위상차 검출/유지 회로로부터 출력되는 상기 검출된 위상을 주기적으로 연속해서 비교하도록 상기 위상차 검출/유지 회로 및 상기 비교 회로를 제어하는 것을 특징으로 하는 클록 재생 회로.
  5. 제4항에 있어서, 상기 각 위상차 검출/유지 회로는, 적분치 제거 기능을 갖는 적분 회로와, 상기 데이타 신호의 천이 에지로부터 상기 VCO 클록의 소정 방향의 다음 천이시까지의 기간동안 상기 적분 회로를 충전하는 충전 회로를 포함하는 것을 특징으로 하는 클록 재생 회로.
  6. 제5항에 있어서, 상기 충전 회로는, 정전류원과, 상기 정전류원과 상기 적분 회로의 입력 단자 사이에 접속되어 상기 충전 기간 동안 온되도록 제어되는 스위치를 포함하는 것을 특징으로 하는 클록 재생 회로.
  7. 제5항에 있어서, 상기 비교 회로는 2개의 커패시터를 통하여 상기 2개의 대응하는 위상차 검출/유지 회로의 2개의 적분 회로에 접속된 연산 증폭 회로를 포함한 것을 특징으로 하는 클록 재생 회로.
  8. 제4항에 있어서, 상기 주파수 오차 검출 회로는 상기 비교 회로로부터 출력되는 아날로그 신호를 디지탈 신호로 변환하여 상기 디지탈 신호를 유지하는 저장 회로를 포함한 것을 특징으로 하는 클록 재생 회로.
  9. 제8항에 있어서, 상기 주파수 오차 검출 회로는 상기 제어 회로로부터 출력되는 선택 신호에 따라서 상기 저장 회로에서 출력되는 상기 디지탈 신호중 하나를 선택하는 선택 회로를 포함한 것을 특징으로 하는 클록 재생 회로.
  10. 제8항에 있어서, 상기 각 저장 회로는 D형 플립 플롭인 것을 특징으로 하는 클록 재생 회로.
  11. 제8항에 있어서, 상기 각 저장 회로는, 상기 연산 증폭 회로의 출력 신호 V가 양의 기준값 V0 보다 큰지, -V0 보다 작은지, V0와 -V0 사이에 있는지의 여부를 결정하는 윈도우 비교기와; V가 V0 보다 크다는 결과를 유지하는 제1D형 플립 플롭과; V가 -V0 보다 작다는 결과를 유지하는 제2D형 플립 플롭을 포함하는 것을 특징으로 하는 클록 재생 회로.
  12. 제3항에 있어서, 상기 위상차 검출 회로는, 하나의 클록으로부터 상기 VCO 클록의 약 1 사이클의 1/m 단으로 순차적으로 시프트되는 m 위상 시프트 클록(m은 정수)을 발생하는 다중 위상 클록 발생 회로와, 데이타 신호의 제1레벨로부터 제2레벨로의 천이시에 상기 m 위상 시프트 클록을 래치하는 제1래치와, 상기 데이타 신호의 제2레벨로부터 제1레벨로의 천이시에 상기 m 위상 시프트 클록을 래치하는 제2래치를 포함하고, 상기 위상 비교 회로는 상기 제1및 제2래치로부터의 출력 신호를 디코드하여 상기 위상차를 계산하는 것을 특징으로 하는 클록 재생 회로.
  13. 제1항에 있어서, 상기 위상 검출기는, 정위상 신호 및 부위상 신호를 제공하도록 상기 데이타 신호의 천이 에지에서 상기 VCO 클록을 래치하는 래치와; 상기 정위상 신호와 상기 데이타 신호를 논리곱 처리하는 제1AND 회로와; 상기 부위상 신호와 상기 데이타 신호를 논리곱 처리하는 제2AND 회로를 포함하고; 상기 제1및 제2AND 회로의 출력 신호는 챠지 펌프 구동 신호로서 제공되는 것을 특징으로 하는 클록 재생 회로.
  14. 제1항에 있어서, 상기 위상 검출기는 제1증가 상보 신호와 제1감소 상보 신호로 이루어진 제1신호 그룹을 상기 챠지 펌프에 출력하고, 상기 주파수 오차 검출 회로는 제2증가 신호와 제2감소 신호로 이루어진 제2신호 그룹을 상기 챠지 펌프에 출력하며; 상기 챠지 펌프는, 증가 구동 전압 발생기와 증가 펌프 회로를 구비한 전류 유출 회로와, 감소 펌프 회로와 감소 구동 전압 발생기를 구비한 전류 유입 회로를 포함하고, 상기 증가 구동 전압 발생기는 상기 제2증가 신호에 따라 제1노드에 접속된 출력 단자에서 출력 전압을 증가시키며, 상기 증가 펌프 회로는 상기 제1노드와 상기 출력 단자 사이에 접속되어 상기 제1증가 상보 신호에 따라 상기 출력 단자에서 상기 출력 전압을 증가시키고, 상기 감소 펌프 회로는 상기 출력 단자와 제2노드 사이에 접속되어 상기 제1감소 상보 신호에 따라 상기 출력 단자에서 상기 출력 전압을 감소시키며, 상기 감소 구동 전압 발생기는 상기 제2노드에 접속되어 상기 제2감소 신호에 따라 상기 제2노드에서 전압을 감소시키는 것을 특징으로 하는 클록 재생 회로.
  15. 제14항에 있어서, 상기 증가 펌프 회로는, 상기 제1노드와 상기 출력 단자 사이에서 상기 제1노드로부터 상기 출력 단자로 순방향으로 직렬 접속된 3개의 정류 소자와; 상기 3개의 정류 소자의 2개의 접속 노드에 각각 일단이 접속되고, 타단에 상기 제1증가 상보 신호가 공급되는 제1커패시터 및 제2커패시터를 포함하고, 상기 감소 펌프 회로는, 상기 제1노드와 상기 출력 단자 사이에서 상기 출력 단자로부터 상기 제2노드로 순방향으로 직렬 접속된 3개의 정류 소자와; 상기 3개의 정류 소자의 2개의 접속 노드에 각각 일단이 접속되고, 타단에 상기 제1감소 상보 신호가 공급되는 제3커패시터 및 제4커패시터를 포함하는 것을 특징으로 하는 클록 재생 회로.
  16. 제14항 또는 제15항에 있어서, 상기 출력 단자에서의 출력 전압은 상기 증가 구동 전압 발생기 및 상기 감소 구동 전압 발생기에 피드백되는 것을 특징으로 하는 클록 재생 회로.
  17. 제16항에 있어서, 상기 증가 구동 전압 발생기와 상기 감소 구동 전압 발생기는 일체형이고, 상기 제1노드와 상기 제2노드는 공통인 것을 특징으로 하는 클록 재생 회로.
  18. 데이타 클록에 의해 변조된 데이타 신호에 포함된 임의의 클록과 데이타 클록 사이의 주파수차를 검출하는 주파수 오차 검출 회로에 있어서, 상기 검출된 위상을 나타내는 클록 위상 신호를 제공하기 위해 상기 데이타 신호의 각 천이 에지에서 상기 클록의 위상을 검출하는 위상차 검출 회로와; 상기 2개의 천이 에지에서 상기 검출된 위상들간의 차를 나타내는 주파수 오차 신호를 제공하기 위해 상기 데이타 신호의 2개의 천이 에지에서 상기 검출된 위상값들을 비교하는 위상 비교 회로를 포함하는 것을 특징으로 하는 주파수 오차 검출 회로.
  19. 제18항에 있어서, 제어 회로를 추가로 포함하고, 상기 위상차 검출 회로는 상기 데이타 신호의 하나의 천이 에지에서 상기 클록의 위상을 각각 검출하여 그 검출된 위상을 유지하며 상기 유지된 값을 제거하는 복수의 위상차 검출/유지 회로를 포함하며, 상기 위상 비교 회로는 상기 위상차 검출/유지 회로와 동일 갯수이고 2개의 상기 위상차 검출/유지 회로의 유지값들을 각각 비교하는 복수의 비교 회로를 포함하고, 상기 제어 회로는 상기 위상차 검출/유지 회로에 의해 각각 상기 데이타 신호의 천이 에지에서 상기 클록의 위상을 주기적으로 연속해서 검출하여 상기 위상 검출이 실행되는 하나의 천이 에지로부터 다음 또는 후속의 천이 에지까지 상기 검출된 위상을 유지하며 검출된 위상을 제거하도록 함과 동시에, 상기 비교 회로에 의해 2개의 대응하는 위상차 검출/유지 회로로부터 출력되는 상기 검출된 위상을 주기적으로 연속해서 비교하도록 상기 위상차 검출/유지 회로 및 상기 비교 회로를 제어하는 것을 특징으로 하는 주파수 오차 검출 회로.
  20. 제19항에 있어서, 상기 각 위상차 검출/유지 회로는, 적분치 제거 기능을 갖는 적분 회로와; 상기 데이타 신호의 천이 에지로부터 상기 클록의 천이시까지의 기간동안 상기 적분 회로를 소정 레벨까지 충준하는 충전 회로를 포함하는 것을 특징으로 하는 주파수 오차 검출 회로.
  21. 제20항에 있어서, 상기 충전 회로는, 정전류원과, 상기 정전류원과 상기 적분 회로의 입력 단자 사이에 접속되어 상기 충전 기간 동안 온되도록 제어되는 스위치를 포함하는 것을 특징으로 하는 주파수 오차 검출 회로.
  22. 제19항 또는 제20항에 있어서, 상기 비교 회로는 2개의 커패시터를 통하여 상기 2개의 대응하는 위상차 검출/유지 회로의 2개의 적분 회로에 접속된 연산 증폭 회로를 포함한 것을 특징으로 하는 주파수 오차 검출 회로.
  23. 제19항에 있어서, 상기 비교 회로로부터 출력되는 아날로그 신호를 디지탈 신호로 변환하여 상기 디지탈 신호를 유지하는 저장 회로를 추가로 포함하는 것을 특징으로 하는 주파수 오차 검출 회로.
  24. 제23항에 있어서, 상기 제어 회로로부터 출력되는 선택 신호에 따라서 상기 저장 회로에서 출력되는 상기 디지탈 신호중 하나를 선택하는 선택 회로를 추가로 포함하는 것을 특징으로 하는 주파수 오차 검출 회로.
  25. 제23항에 있어서, 상기 각 저장 회로는 D형 플립 플롭인 것을 특징으로 하는 주파수 오차 검출 회로.
  26. 제23항에 있어서, 상기 각 저장 회로는, 상기 연산 증폭 회로의 출력 신호 V가 양의 기준값 V0 보다 큰지, -V0 보다 작은지, V0와 -V0 사이에 있는지의 여부를 결정하는 윈도우 비교기와; V가 V0 보다 크다는 결과를 유지하는 제1D형 플립 플롭과; V가 -V0 보다 작다는 결과를 유지하는 제2D형 플립 플롭을 포함하는 것을 특징으로 하는 주파수 오차 검출 회로.
  27. 제18항에 있어서, 상기 위상차 검출 회로는, 하나의 클록으로부터 m위상 시프트 클록(m은 정수)을 발생하는 다중 위상 클록 발생 회로와; 데이타 신호의 제1레벨로부터 제2레벨로의 천이시에 상기 m 위상 시프트 클록을 래치하는 제1래치와; 상기 데이타 신호의 제2레벨로부터 제1레벨로의 천이시에 상기 m 위상 시프트 클록을 래치하는 제2래치를 포함하고, 상기 위상 비교 회로는 상기 제1및 제2래치로부터의 출력 신호를 디코드하여 상기 위상차를 계산하는 것을 특징으로 하는 주파수 오차 검출 회로.
  28. 제1증가 상보 신호와 제1감소 상보 신호로 이루어진 제1신호 그룹 및 제2증가 신호와 제2감소 신호로 이루어진 제2신호 그룹에 따라 출력 단자에서 출력 전압을 변화시키는 챠지 펌프에 있어서, 증가 구동 전압 발생기 및 증가 펌프 회로를 구비한 전류 유출 회로와; 감소 펌프 회로 및 감소 구동 전압 발생기를 구비한 전류 유입 회로를 포함하고, 상기 증가 구동 전압 발생기는 출력 단자가 제1노드에 접속되어 상기 제2증가 신호에 따라 출력 전압을 증가시키고, 상기 증가 펌프 회로는 상기 제1노드와 상기 출력 단자 사이에 접속되어 상기 제1증가 상보 신호에 따라 상기 출력 단자에서 상기 출력 전압을 증가시키며, 상기 감소 펌프 회로는 상기 출력 단자와 제2노드 사이에 접속되어 상기 제1감소 상보 신호에 따라 상기 출력 단자에서 상기 출력 전압을 감소시키고, 상기 감소 구동 전압 발생기는 상기 제2노드에 접속되어 상기 제2감소 신호에 따라 상기 제2노드에서 전압을 감소시키는 것을 특징으로 하는 챠지 펌프.
  29. 제28항에 있어서, 상기 증가 펌프 회로는, 상기 제1노드와 상기 출력 단자 사이에서 상기 제1노드로부터 상기 출력 단자로 순방향으로 직렬 접속된 3개의 정류 소자와; 상기 3개의 정류 소자의 2개의 접속 노드에 각각 일단이 접속되고, 타단에 상기 제1증가 상보 신호가 공급되는 제1커패시터 및 제2커패시터를 포함하고, 상기 감소 펌프 회로는, 상기 제1노드와 상기 출력 단자 사이에서 상기 출력 단자로부터 상기 제2노드로 순방향으로 직렬 접속된 3개의 정류 소자와; 상기 3개의 정류 소자의 2개의 접속 노드에 각각 일단이 접속되고, 타단에 상기 제1감소 상보 신호가 공급되는 제3커패시터 및 제4커패시터를 포함하는 것을 특징으로 하는 챠지 펌프.
  30. 제28항 또는 제29항에 있어서, 상기 출력 단자에서의 출력 전압은 상기 증가 구동 전압 발생기 및 상기 감소 구동 전압 발생기에 피드백되는 것을 특징으로 하는 챠지 펌프.
  31. 제30항에 있어서, 상기 증가 구동 전압 발생기와 상기 감소 구동 전압 발생기는 일체형이고, 상기 제1노드와 상기 제2노드는 공통인 것을 특징으로 하는 챠지 펌프.
  32. 인가 전압에 따라서 발진 주파수를 변화시킬 수 있는 전압 제어 발진기와; 제1기준 클록 신호와 상기 전압 제어 발진기로부터 출력되는 발진 신호를 비교하여 위상차에 대응하는 신호를 출력하는 기준 위상 검출 수단과; 상기 기준 위상 검출 수단의 출력 신호로부터 고주파수 성분을 제거하는 로우 패스 필터를 포함하고, 상기 로우 패스 필터의 출력을 상기 전압 제어 발진기에 피드백함으로써, 상기 전압 제어 발진기에서 출력된 발진 신호는 제1기준 클록 신호와 동기되도록 제어되고, 주파수 동기 장치의 피드백 루프는 위상 오차의 제로점을 포함하는 소정의 위상 오차 범위내에서 상기 발진 신호를 변화시키지 않고 상기 오차 범위 이외의 범위에서는 전압 제어 발진기의 발진 주파수를 제1기준 클록 신호의 주파수와 일치되도록 하는 특성을 갖는 것을 특징으로 하는 주파수 동기 장치.
  33. 제32항에 있어서, 상기 기준 위상 검출 수단은, 상기 제1기준 클록 신호와 상기 전압 제어 발진기로부터 출력되는 발진 신호를 비교하여 그 비교 결과를 상기 로우 패스 필터의 충전 및 방전 신호로 변화시키는 제1위상 비교 수단과; 상기 제1기준 클록 신호와 상기 전압 제어 발진기로부터 출력되는 발진 신호를 비교하여 그 비교 결과를 상기 로우 패스 필터의 충전 및 방전 신호로 변화시키는 제2위상 비교 수단을 포함하고, 상기 제1위상 비교 수단 및 상기 제2위상 비교 수단은 유사한 이득을 가지며, 상기 제1위상 비교 수단 및 상기 제2위상 비교 수단의 출력들을 소정 범위에서 합성했을 때 서로 제거되도록 구성되는 것을 특징으로 하는 주파수 동기 장치.
  34. 제33항에 있어서, 상기 제1위상 비교 수단은, 상기 제1기준 클록 신호와 상기 전압 제어 발진기로부터 출력되는 발진 신호를 비교하는 위상 주파수 비교기와; 상기 위상 주파수 비교기의 출력을 상기 로우 패스 필터로의 충전 및 방전신호로 변화시키는 PFD 챠지 펌프를 포함하고, 상기 제2위상 비교 수단은, 상기 제1기준 클록 신호와 상기 전압 제어 발진기로부터 출력되는 발진 신호를 비교하는 위상 주파수 비교기와; 상기 위상 주파수 비교기의 출력을 상기 로우 패스 필터로의 충전 및 방전 신호로 변화시키는 PD 챠지 펌프를 포함하는 것을 특징으로 하는 주파수 동기 장치.
  35. 제32항 내지 제34항중 어느 한 항에 있어서, 상기 전압 제어 발진기로부터 출력되는 발진 신호를 N(N은 1을 제외한 양의 정수)으로 분주하는 분주 수단을 포함하고, 상기 제1기준 클록 신호의 발진 주파수는 상기 전압 제어 발진기에서 출력되는 발진 신호의 주파수의 1/N인 것을 특징으로 하는 주파수 동기 장치.
  36. 인가 전압에 따라서 발진 주파수를 변화시킬 수 있는 전압 제어 발진기와, 제1기준 클록과 상기 전압 제어 발진기로부터 출력되는 발진 신호를 비교하여 위상차에 대응하는 신호를 출력하는 기준 위상 검출 수단과, 상기 기준 위상 검출 수단의 출력 신호로부터 고주파수 성분을 제거하는 로우 패스 필터를 포함하고, 피드백 루프가 위상 오차의 제로점을 포함하는 소정의 위상 오차 범위내에서 상기 발진 신호를 변화시키지 않고 상기 오차 범위 이외의 범위에서는 전압 제어 발진기의 발진 주파수를 제1기준 클록의 주파수와 일치하도록 상기 로우 패스 필터의 출력을 상기 전압 제어 발진기로 피드백하는 주파수 동기 장치와; 제2기준 신호와 상기 전압 제어 발진기로부터 출력되는 발진 신호 또는 상기 발진 신호의 분주 신호를 비교하는 제2기준 위상 검출기를 구비하고, 상기 제2기준 위상 검출기의 출력을 상기 로우 패스 필터로 피드백함으로써, 상기 제1기준 클록에 대하여 동기되어 있는 상기 전압 제어 발진기의 발진 신호를 상기 제2기준 신호에 대하여 다시 동기시키는 것을 특징으로 하는 클록 재생 회로.
  37. 제36항에 있어서, 상기 제2기준 신호는 직렬 전송 데이타 신호이고, 상기 전압 제어 발진기의 출력은 재생 클록인 것을 특징으로 하는 클록 재생 회로.
  38. 제36항 또는 제37항에 있어서, 상기 기준 위상 검출 수단은, 상기 제1기준 클록과 상기 전압 제어 발진기로부터 출력되는 발진 신호를 비교하여 그 비교 결과를 상기 로우 패스 필터로의 충전 및 방전 신호로 변화시키는 제1위상 비교 수단과; 상기 제1기준 클록과 상기 전압 제어 발진기로부터 출력되는 발진 신호를 비교하여 그 비교 결과를 상기 로우 패스 필터로의 충전 및 방전 신호로 변화시키는 제2위상 비교 수단을 포함하고, 상기 제1위상 비교 수단 및 상기 제2위상 비교 수단은 유사한 이득을 가지며, 상기 제1위상 비교 수단 및 상기 제2위상 비교 수단의 출력들을 소정 범위에서 합성했을 때 서로 제거되도록 구성되는 것을 특징으로 하는 클록 재생 회로.
  39. 제38항에 있어서, 상기 제1위상 비교 수단은, 상기 제1기준 클록과 상기 전압 제어 발진기로부터 출력되는 발진 신호를 비교하는 위상 주파수 비교기와; 상기 위상 주파수 비교기의 출력을 상기 로우 패스 필터로의 충전 및 방전 신호로 변화시키는 PFD 챠지 펌프를 포함하고, 상기 제2위상 비교 수단은, 상기 제1기준 클록과 상기 전압 제어 발진기로부터 출력되는 발진 신호를 비교하는 위상 주파수 비교기와; 상기 위상 주파수 비교기의 출력을 상기 로우 패스 필터로의 충전 및 방전 신호로 변화시키는 PD 챠지 펌프를 포함하는 것을 특징으로 하는 클록 재생 회로.
  40. 제36항, 제37항, 제39항중 어느 한 항에 있어서, 상기 전압 제어 발진기로부터 출력되는 발진 신호를 N(N은 1을 제외한 양의 정수)으로 분주하는 분주 수단을 포함하고, 상기 제1기준 클록의 발진 주파수는 상기 전압 제어 발진기에서 출력되는 발진 신호의 주파수의 1/N인 것을 특징으로 하는 클록 재생 회로.
  41. 제36항, 제37항, 제39항중 어느 한 항에 있어서, 상기 제1기준 클록을 발생하는 회로는 상기 인가 전압에 따라 발진 주파수를 변화시킬 수 있는 기준 전압 제어 발진기이고, 상기 제2기준 위상 검출기의 출력은 상기 기준 전압 제어 발진기에 인가되는 것을 특징으로 하는 클록 재생 회로.
  42. 제36항, 제37항, 제39항중 어느 한 항에 있어서, 상기 기준 전압 제어 발진기를 제외한 각 소자들은 하나의 칩에 집적되고, 상기 기준 전압 제어 발진기는 상기 칩의 외부에 설치되는 것을 특징으로 하는 클록 재생 회로.
  43. 인가 전압에 따라서 발진 주파수를 변화시킬 수 있는 전압 제어 발진기와, 제1기준 클록과 상기 전압 제어 발진기로부터 출력되는 발진 신호를 비교하여 위상차에 대응하는 신호를 출력하는 기준 위상 검출 수단과, 상기 기준 위상 검출 수단의 출력 신호로부터 고주파수 성분을 제거하는 로우 패스 필터를 포함하고, 피드백 루프가 위상 오차의 제로점을 포함하는 소정의 위상 오차 범위내에서 상기 발진 신호를 변화시키지 않고 상기 오차 범위 이외의 범위에서는 상기 전압 제어 발진기의 발진 주파수를 제1기준 클록의 주파수와 일치하도록 상기 로우 패스 필터의 출력을 상기 전압 제어 발진기로 피드백하는 주파수 동기 장치를 복수개 구비하며, 상기 전압 제어 발진기는 제2기준 클록(fd)에 응답하여 상보적으로 동작하는 것을 특징으로 하는 클록 재생 회로.
  44. 제43항에 있어서, 상기 전압 제어 발진기의 출력을 합성함으로써 연속적인 클록을 발생하는 연속 클록 합성 수단과; 상기 연속 클록 합성 수단으로부터 출력되는 합성 클록과 상기 제1기준 신호를 비교하여 위상차에 대응하는 신호를 상기 로우 패스 필터로 출력하는 위상 검출 수단을 포함한 것을 특지으로 하는 클록 재생 회로.
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