KR20120081353A - 동기 회로 - Google Patents
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Abstract
동기 회로는 딜레이 라인, 및 딜레이 라인을 공유하도록 구성된 제 1 루프 및 제 2 루프를 포함하며, 제 1 루프를 동작시킴에 따라 딜레이 라인에서 사용되는 유닛 딜레이 셀의 수가 설정수 이하이면 제 2 루프를 활성화 시키도록 구성된다.
Description
본 발명은 반도체 회로에 관한 것으로서, 특히 동기 회로에 관한 것이다.
반도체 회로 예를 들어, 반도체 메모리는 외부에서 제공된 클럭 신호를 이용하여 내부 클럭 신호를 생성하고, 내부 클럭 신호를 이용하여 데이터를 출력한다.
그러나 내부 클럭 신호는 반도체 메모리 내부의 각종 신호 패스를 경유하므로 외부에서 제공된 클럭 신호와의 타이밍 오차가 발생하게 된다.
따라서 반도체 회로는 외부에서 제공된 클럭 신호와 내부 클럭 신호의 타이밍 오차를 보상하기 위하여 동기 회로를 사용한다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 동기 회로(10) 즉, 지연 고정 루프(Delay Locked Loop: DLL)는 딜레이 라인(11), 레플리카 딜레이(Replica Delay)(12), 위상 검출기(13), 제어부(14) 및 드라이버(15)를 포함한다.
딜레이 라인(11)은 제어 신호(T0<0:M>, T1<0:N>)에 응답하여 가변된 지연 시간만큼 입력 신호(ICLK)를 지연시켜 출력한다.
레플리카 딜레이(12)는 입력 신호(ICLK)가 외부로 출력될 때까지 경유하는 신호 패스의 지연시간을 복제한 지연 회로이다.
위상 검출기(13)는 입력 신호(ICLK)와 레플리카 딜레이(12)의 출력 신호의 위상차를 검출하여 출력한다.
제어부(14)는 위상 검출기(13)의 출력에 따라 입력 신호(ICLK)와 레플리카 딜레이(12)의 출력 신호의 위상차를 보상하기 위한 제어 신호(T0<0:M>, T1<0:N>)를 생성한다.
드라이버(15)는 딜레이 라인(11)의 출력 신호를 드라이빙하여 지연 고정 클럭 신호(DCLK)로서 출력한다.
도 2에 도시된 바와 같이, 딜레이 라인(11)은 제어 신호(T0<0:M>)를 입력 받는 복수의 낸드 게이트 및 제어 신호(T1<0:N>)를 입력 받는 복수의 유닛 딜레이 셀(Unit Delay Cell: UDC)을 포함한다.
제어 신호(T0<0:M>, T1<0:N>)에 따라 입력 신호(IN)가 경유하는 유닛 딜레이 셀의 수를 결정함으로써, 입력 신호(IN)의 지연 시간을 가변 시킬 수 있다.
상술한 종래 기술에 따른 동기 회로는 tDL(지연 고정 시간)이 tCK(클럭 시간) - tREP(레플리카 딜레이 시간)에서 양(+)의 최소 값을 갖도록 조정하는 락킹(Locking) 동작 즉, 지연 고정 동작을 수행한다.
이때 반도체 회로에 제공되는 전원 전압이 변할 경우, 예를 들어, 목표 레벨에 비해 낮아질 경우, 레플리카 딜레이(12)의 지연 시간 즉, tREP가 증가할 수 있다.
tREP가 증가하는 경우, 락킹 과정에서 tDL의 값이 감소하여 음(-)의 값을 가져야 되는 상황이 발생할 수 있다.
그러나 실제 회로 구현상에 tDL이 음(-)의 값을 갖도록 할 수는 없으므로 딜레이 스턱(Delay stuck)이 발생하고, 결국 데이터 출력 타이밍 오류를 유발할 수 있다.
따라서 종래의 기술에 따른 동기 회로(10)는 2*tCK - tREP에 해당하는 tDL을 갖는 락킹이 이루어지도록 설계된다.
그러나 상술한 바와 같이 2*tCK - tREP에 해당하는 tDL을 갖는 락킹이 이루어지도록 하기 위해서는 사용하는 딜레이 라인이 증가하고, 이로 인하여 전력 소모량, 락킹 타임(Locking Time) 및 지터(Jitter)가 증가하게 된다.
본 발명의 실시예는 전력 소모량, 락킹 타임 및 지터를 감소시킬 수 있도록 한 동기 회로를 제공함에 그 목적이 있다.
본 발명의 실시예는 딜레이 라인, 및 딜레이 라인을 공유하도록 구성된 제 1 루프 및 제 2 루프를 포함하며, 제 1 루프를 동작시킴에 따라 딜레이 라인에서 사용되는 유닛 딜레이 셀의 수가 설정수 이하이면 제 2 루프를 활성화 시키도록 구성됨을 특징으로 한다.
본 발명의 실시예는 딜레이 라인, 딜레이 라인을 제어하여 1차 지연 고정 동작을 수행하도록 구성된 제 1 루프, 및 딜레이 라인을 제어하여 2차 지연 고정 동작을 수행하도록 구성된 제 2 루프를 포함하며, 제 2 루프는 딜레이 라인에서 사용되는 유닛 딜레이 셀의 수가 최소가 되면 딜레이 라인의 지연 시간을 2차 지연 고정에 따른 시간으로 설정하도록 구성됨을 다른 특징으로 한다.
본 발명의 실시예는 입력 신호를 딜레이 라인 제어 신호에 응답하여 설정된 지연 시간만큼 지연시켜 제 1 지연 신호 또는 제 2 지연 신호를 생성하도록 구성된 딜레이 라인, 제 1 시프트 제어 신호, 제 2 시프트 제어 신호 및 상태 제어 신호에 응답하여 딜레이 라인 제어 신호를 생성하도록 구성된 시프트 레지스터, 입력 신호와 피드백 신호에 응답하여 상기 제 1 시프트 제어 신호를 생성하도록 구성된 제 1 루프, 및 제 1 지연 신호와 제 2 지연 신호 및 딜레이 라인 제어 신호에 응답하여 제 2 시프트 제어 신호 및 상태 제어 신호를 생성하도록 구성된 제 2 루프를 포함함을 또 다른 특징으로 한다.
본 발명의 독립적인 락킹 포인트를 찾도록 구성된 두 개의 루프 회로를 지연 고정 시간(tDL) 조건에 맞도록 선택적으로 사용하여 전력 소모량, 락킹 타임 및 지터를 감소시킬 수 있다.
도 1은 종래의 기술에 따른 동기 회로(10)의 블록도,
도 2는 도 1의 딜레이 라인(11)의 회로도,
도 3은 본 발명의 실시예에 따른 동기 회로(100)의 블록도,
도 4는 도 3의 딜레이 라인(110)의 회로도,
도 5는 도 3의 제 1 제어부(230)의 회로도,
도 6은 도 5의 제 1 제어부(230)의 동작 타이밍도,
도 7은 도 3의 제 2 제어부(330)의 내부 구성을 나타낸 블록도,
도 8은 도 7의 스테이트 머신(332)의 동작 타이밍도,
도 9a 내지 도 9c는 도 3의 시프트 레지스터(120)의 회로도,
도 10은 도 9a 내지 도 9c에 도시된 시프트 레지스터(120)의 동작 타이밍 차트,
는 11은 본 발명의 실시예에 따른 동기 회로(100)의 동작 플로우챠트이다.
도 2는 도 1의 딜레이 라인(11)의 회로도,
도 3은 본 발명의 실시예에 따른 동기 회로(100)의 블록도,
도 4는 도 3의 딜레이 라인(110)의 회로도,
도 5는 도 3의 제 1 제어부(230)의 회로도,
도 6은 도 5의 제 1 제어부(230)의 동작 타이밍도,
도 7은 도 3의 제 2 제어부(330)의 내부 구성을 나타낸 블록도,
도 8은 도 7의 스테이트 머신(332)의 동작 타이밍도,
도 9a 내지 도 9c는 도 3의 시프트 레지스터(120)의 회로도,
도 10은 도 9a 내지 도 9c에 도시된 시프트 레지스터(120)의 동작 타이밍 차트,
는 11은 본 발명의 실시예에 따른 동기 회로(100)의 동작 플로우챠트이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 동기 회로(100)는 제 1 루프(200), 제 2 루프(300) 및 드라이버(500)를 포함한다.
이때 제 1 루프(200)와 제 2 루프(300)는 딜레이 라인(110)과 시프트 레지스터(120)를 공유하도록 구성된다.
딜레이 라인(110)은 딜레이 라인 제어 신호(ab0 ~ c7)에 응답하여 입력 신호(ICLK)를 지연시켜 제 1 지연 신호(OUT1) 또는 제 2 지연 신호(OUT2)를 생성하도록 구성된다.
딜레이 라인(110)은 딜레이 라인 제어 신호(ab0 ~ c7)에 응답하여 제 1 지연 신호(OUT1)와 제 2 지연 신호(OUT2)의 지연시간이 가변되도록 구성된다.
이때 딜레이 라인 제어 신호(ab0, ab1, ab2, …, cb7)는 딜레이 라인 제어 신호(a0, a1, a2, …, c7)와 반대의 논리 레벨을 갖는다.
시프트 레지스터(120)는 리셋 신호(RST), 상태 제어 신호(SET2ND, RST2ND, CHG2ND), 제 1 시프트 제어 신호(SLE1 ~ SRO1) 및 제 2 시프트 제어 신호(SLE2 ~ SRO2)에 응답하여 딜레이 라인 제어 신호(ab0 ~ c7)를 생성하도록 구성된다.
이때 상태 제어 신호(SET2ND, RST2ND, CHG2ND)는 제 2 루프 셋 신호(2nd Loop Set Signal)(SET2ND), 제 2 루프 리셋 신호(2nd Loop Reset Signal)(RST2ND) 및 루프 체인지 신호(Loop Change Signal)(CHG2ND)를 포함한다.
드라이버(500)는 제 1 지연 신호(OUT1)를 드라이빙하여 지연 고정 클럭 신호(DCLK)를 생성하도록 구성된다.
제 1 루프(200)는 입력 신호(ICLK)와 피드백 신호(OUT1_REP)의 위상이 일치되는 락킹 포인트를 찾는 1차 락킹을 수행하도록 구성된다.
제 1 루프(200)는 레플리카 딜레이(Replica Delay)(210), 제 1 위상 검출부(220) 및 제 1 제어부(230)를 포함한다.
레플리카 딜레이(210)는 제 1 지연 신호(OUT1)를 반도체 집적회로의 내부 신호 처리 지연시간을 모델링한 지연시간만큼 지연시켜 피드백 신호(OUT1_REP)를 생성하도록 구성된다.
제 1 위상 검출부(220)는 입력 신호(ICLK)와 피드백 신호(OUT1_REP)의 위상을 비교하여 제 1 위상 검출 신호(PDO_1st)를 생성하도록 구성된다.
제 1 제어부(230)는 제 1 위상 검출 신호(PDO_1st) 및 입력 신호(ICLK)에 응답하여 제 1 시프트 제어 신호(SLE1 ~ SRO1)를 생성하도록 구성된다.
제 2 루프(300)는 제 1 지연 신호(OUT1)와 제 2 지연 신호(OUT2)의 위상이 일치되는 락킹 포인트를 찾는 2차 락킹을 수행하도록 구성된다.
제 2 루프(300)는 제 2 지연 신호(OUT2)의 위상이 제 1 지연 신호(OUT1)의 위상과 1tCK만큼의 지연시간 차이를 가지고 일치되도록 한다.
제 2 루프(300)는 제 2 위상 검출부(320) 및 제 2 제어부(330)를 포함한다.
제 2 위상 검출부(320)는 제 1 지연 신호(OUT1)와 제 2 지연 신호(OUT2)의 위상을 비교하여 제 2 위상 검출 신호(PDO_2nd)를 생성하도록 구성된다.
제 2 제어부(330)는 제 2 위상 검출 신호(PDO_2nd), 입력 신호(ICLK), 딜레이 라인 제어 신호(ab0 ~ ab3) 및 제 1 시프트 제어 신호(SLE1 ~ SRO1)에 응답하여 제 2 시프트 제어 신호(SLE2 ~ SRO2)를 생성하도록 구성된다.
도 4에 도시된 바와 같이, 딜레이 라인(110)은 제 1 지연 패스 즉, 1차 락킹 동작에서 입력 신호(ICLK)가 지연되어 제 1 지연 신호(OUT1)를 생성하는 신호 패스와, 제 2 지연 패스 즉, 2차 락킹 동작에서 입력 신호(ICLK)가 지연되어 제 2 지연 신호(OUT2)를 생성하는 신호 패스를 포함한다.
이때 제 1 지연 패스와 제 2 지연 패스는 유닛 딜레이 셀들을 공유하는 부분도 있고, 별도의 유닛 딜레이 셀들을 사용하는 부분도 있다.
딜레이 라인(110)은 제 1 내지 제 3 딜레이 라인 즉, 헤더(HEADER)(111), 브릿지(BRIDGE)(112) 및 노멀(NORMAL)(113)로 구분할 수 있다.
헤더(111)는 1차 락킹을 위해 사용되며, 제 1 지연 신호(OUT1)를 출력하도록 구성된 딜레이 라인이다.
브릿지(112)는 제 2 지연 신호(OUT2)의 출력을 활성화시키도록 구성된 딜레이 라인이다.
노멀(113)은 2차 락킹을 위해 사용되는 딜레이 라인이다.
헤더(111)는 딜레이 라인 제어 신호(ab0, ab1, ab2, ab3, …)에 의해 제어되고, 브릿지(112)는 딜레이 라인 제어 신호(b0, b1, b2, …) 및 제 2 루프 활성화 신호(2NDEN)에 의해 제어되며, 노멀(113)은 딜레이 라인 제어 신호(c0, c1, c2, …)에 의해 제어된다.
헤더(111)는 딜레이 라인 제어 신호(ab0, ab1, ab2, ab3, …)가 모두 로직 하이가 됨에 따라 입력 신호(ICLK)를 바이 패스시킨다.
헤더(111)의 유닛 딜레이 셀(UDC)은 낸드 게이트 + 트리 스테이트 인버터 + 낸드 게이트의 조합으로 이루어진다.
브릿지(112)는 딜레이 라인 제어 신호(b0, b1, b2, …)가 로직 하이로 활성화된 상태에서 제 2 루프 활성화 신호(2NDEN)가 로직 하이로 활성화되면 헤더(111), 브릿지(112) 및 노멀(113)을 경유한 입력 신호(ICLK)를 제 2 지연 신호(OUT2)로서 출력한다.
브릿지(112)의 유닛 딜레이 셀은 낸드 게이트 + 낸드 게이트 + 낸드 게이트의 조합으로 이루어진다.
도 5에 도시된 바와 같이, 제 1 제어부(230)는 플립플롭(232) 및 디코딩 로직(233)을 포함한다.
플립플롭(232)은 T 플립플롭으로 구성할 수 있으며, 입력 신호(ICLK)에 응답하여 출력 신호(TFFQ)를 생성하도록 구성된다.
디코딩 로직(233)은 제 1 위상 검출 신호(PDO_1st)와 출력 신호(TFFQ)를 조합하여 제 1 시프트 제어 신호(SLE1 ~ SRO1)를 생성하도록 구성된다.
제 1 시프트 제어 신호(SLE1 ~ SRO1)는 딜레이 라인(110)의 지연 시간 증/감을 위해 사용된다.
도 6에 도시된 바와 같이, 제 1 제어부(230)는 제 1 위상 검출 신호(PDO_1st)가 로직 하이(Logic High: H)인 경우, 입력 신호(ICLK)와 플립플롭(232)의 출력 신호(TFFQ)를 이용하여 제 1 시프트 제어 신호(SRE1)와 제 1 시프트 제어 신호(SRO1)를 반복적으로 생성한다.
제 1 제어부(230)는 제 1 위상 검출 신호(PDO_1st)가 로직 로우(Logic Low: L)인 경우, 입력 신호(ICLK)와 플립플롭(232)의 출력 신호(TFFQ)를 이용하여 제 1 시프트 제어 신호(SLE1)와 제 1 시프트 제어 신호(SLO1)를 반복적으로 생성한다.
도 7에 도시된 바와 같이, 제 2 제어부(330)는 디코더(331), 스테이트 머신(332), 다중화기(333) 및 락킹 신호 생성부(334)를 포함한다.
디코더(331)는 제 2 위상 검출 신호(PDO_2nd) 및 입력 신호(ICLK)에 응답하여 예비 시프트 제어 신호(iSLE2 ~ iSRO2)를 생성하도록 구성된다.
디코더(331)는 제 1 제어부(230)와 동일하게 구성할 수 있다.
다중화기(333)는 제 2 루프 활성화 신호(2NDEN)에 응답하여 제 1 시프트 제어 신호(SLE1 ~ SRO1)와 예비 시프트 제어 신호(iSLE2 ~ iSRO2) 중에서 하나를 제 2 시프트 제어 신호(SLE2 ~ SRO2)로서 출력하도록 구성된다.
락킹 신호 생성부(334)는 제 2 락킹 포인트를 찾은 경우, 예를 들어, 제 2 위상 검출 신호(PDO_2nd)가 이전과 다른 로직 레벨로 천이되면 제 2 락킹 신호(2ndLOCK)를 활성화시키도록 구성된다.
스테이트 머신(332)은 딜레이 라인 제어 신호(ab0, ab2, ab3), 제 2 락킹 신호(2ndLOCK) 및 오토 리프레시 신호(AREF)에 응답하여 제 2 루프 활성화 신호(2NDEN) 및 상태 제어 신호(SET2ND, RST2ND, CHG2ND)를 생성하도록 구성된다.
스테이트 머신(332)은 낸드 게이트들(ND1 ~ ND4), 노어 게이트(NR1), 인버터들(IV1, IV2) 및 지연기들(DLY1, DLY2)을 포함한다. 이때 지연기(DLY1)는 입력 신호를 설정 시간 동안 지연시킨 후 반전시켜 출력하도록 구성된다. 지연기(DLY1)에 의해 상태 제어 신호(SET2ND, RST2ND)의 펄스 폭이 정해진다.
스테이트 머신(332)의 동작을 도 8을 참조하여 설명하기로 한다.
딜레이 라인 제어 신호(ab2)가 로직 하이가 되면 제 2 루프 활성화 신호(2NDEN)가 로직 하이로 활성화되고, 딜레이 라인 제어 신호(ab3)가 로직 로우가 되면 제 2 루프 활성화 신호(2NDEN)가 로직 로우로 비활성화된다.
또한 제 2 루프 활성화 신호(2NDEN)가 로직 하이인 구간에서 딜레이 라인 제어 신호(ab0), 제 2 락킹 신호(2ndLOCK) 및 오토 리프레시 신호(AREF)가 모두 로직 하이인 경우에도 제 2 루프 활성화 신호(2NDEN)가 로직 로우로 비활성화된다.
이때 딜레이 라인 제어 신호(ab3)는 노멀 동작시 주기적으로 로직 로우가 되며, 초기화 동작에서도 로직 로우가 된다.
제 2 루프 활성화 신호(2NDEN)가 로직 하이로 활성화됨에 따라 제 2 루프 셋 신호(SET2ND)가 발생되고 그에 따라 도 3의 제 2 루프(300)가 동작하여 제 2 락킹 포인트를 찾게 된다. 제 2 락킹 포인트를 찾게 되면 제 2 락킹 신호(2ndLOCK)가 로직 하이로 활성화된다.
제 2 루프 활성화 신호(2NDEN)가 로직 로우로 비활성화됨에 따라 제 2 루프 리셋 신호(RST2ND)가 발생된다.
한편, 루프 체인지 신호(CHG2ND)가 발생할 때에는 제 2 루프 리셋 신호(RST2ND)가 발생하지 않아야 한다. 따라서 지연기(DLY2)를 구성하여 루프 체인지 신호(CHG2ND)가 발생하는 경우에는 제 2 루프 리셋 신호(RST2ND)가 발생하지 않도록 하였다.
제 2 루프 활성화 신호(2NDEN)가 로직 하이인 구간에서 딜레이 라인 제어 신호(ab0), 제 2 락킹 신호(2ndLOCK) 및 오토 리프레시 신호(AREF)가 모두 로직 하이인 경우 루프 체인지 신호(CHG2ND)가 로직 하이로 활성화된다.
이때 루프 체인지 신호(CHG2ND)는 루프 변경 타이밍을 정하는 신호이다. 즉, 딜레이 라인(110)의 지연 시간을 제 2 루프(300)에 의해 락킹된 지연 시간으로 변경하는 타이밍을 정하는 신호이다. 따라서 루프 변경에 따른 글리치(Glitch)가 지연 고정 클럭 신호(DCLK)에 포함되어도 반도체 회로의 동작에 영향을 끼치지 않는 동작 구간(예를 들어, 오토 리프레시 구간)이 우선시 되어야 한다. 따라서 루프 체인지 신호(CHG2ND)를 로직 하이로 활성화시키기 위한 조건으로서, non-read 계열의 명령 예를 들어, 오토 리프레시 명령에 따라 생성된 오토 리프레시 신호(AREF)를 사용할 수 있다.
루프 체인지 신호(CHG2ND)가 로직 하이가 됨에 따라 제 2 루프 활성화 신호(2NDEN)가 로직 로우로 비활성화된다.
도 9a ~ 도 9c에 도시된 바와 같이, 시프트 레지스터(120)는 제 1 내지 제 3시프트 레지스터 유닛 즉, 헤더(121), 브릿지(122) 및 노멀(123)을 포함한다.
이때 헤더(121), 브릿지(122) 및 노멀(123)은 도 4의 딜레이 라인(110)의 헤더(111), 브릿지(112) 및 노멀(113) 각각에 대응된다.
즉, 헤더(121), 브릿지(122) 및 노멀(123)은 도 4의 딜레이 라인(110)의 헤더(111), 브릿지(112) 및 노멀(113) 각각을 제어하기 위한 구성이다.
도 9a에 도시된 바와 같이, 헤더(121)는 제 1 시프트 제어 신호(SLE1 ~ SRO1)에 응답하여 딜레이 라인 제어 신호(ab0 ~ a3)를 시프트시키도록 구성된다.
헤더(121)는 루프 체인지 신호(CHG2ND)가 로직 하이로 활성화되면 딜레이 라인 제어 신호(ab0, ab1, ab2, ab3)를 모두 로직 하이로 출력한다.
헤더(121)는 리셋 신호(RST)가 로직 하이로 활성화됨에 따라 초기화된다. 즉, 딜레이 라인 제어 신호(a0)를 로직 하이로 천이시키고, 그 이외의 딜레이 라인 제어 신호(a1, a2, a3)를 로직 로우로 천이시킨다.
도 9b에 도시된 바와 같이, 브릿지(122)는 제 1 시프트 제어 신호(SLE1 ~ SRO1)에 응답하여 딜레이 라인 제어 신호(bb0 ~ b3)를 시프트시키도록 구성된다.
브릿지(122)는 제 2 루프 셋 신호(SET2ND)가 로직 하이로 활성화되면 딜레이 라인 제어 신호(b0, b1, b2, b3)를 모두 로직 하이로 출력한다.
브릿지(122)는 리셋 신호(RST) 또는 제 2 루프 리셋 신호(RST2ND)가 로직 하이로 활성화됨에 따라 초기화된다. 즉, 딜레이 라인 제어 신호(b0, b1, b2, b3)를 모두 로직 로우로 천이시킨다.
도 9c에 도시된 바와 같이, 노멀(123)은 제 2 시프트 제어 신호(SLE2 ~ SRO2)에 응답하여 딜레이 라인 제어 신호(cb0 ~ c3)를 시프트시키도록 구성된다.
노멀(123)은 리셋 신호(RST) 또는 제 2 루프 리셋 신호(RST2ND)가 로직 하이로 활성화됨에 따라 초기화된다. 즉, 딜레이 라인 제어 신호(c0, c1, c2, c3)를 모두 로직 로우로 천이시킨다.
도 10을 참조하여, 도 9a 내지 도 9c에 도시된 시프트 레지스터(120)의 동작을 설명하면 다음과 같다.
노멀 동작시, 제 1 루프(200)의 동작에 따라 딜레이 라인 제어 신호(a0 ~ a6 = H)를 발생시킨다.
딜레이 라인 제어 신호(a0 ~ a6 = H)에 응답하여 헤더(111)의 지연 시간이 증가되어(도 4 참조) 1차 락킹이 이루어진다.
한편, 제 2 루프 활성화 신호(2NDEN)의 활성화에 응답하여 제 2 루프 셋 신호(SET2ND)가 발생되면, 딜레이 라인 제어 신호(b0 ~ b3)를 로직 하이로 천이시켜 제 2 지연 신호(OUT2)가 출력되도록 한다.
그리고 제 2 루프(300)의 동작에 따라 딜레이 라인 제어 신호(c0 ~ c4 = H)를 발생시킨다.
딜레이 라인 제어 신호(c0 ~ c4 = H)에 응답하여 노멀(113)의 지연 시간이 증가되어(도 4 참조) 2차 락킹이 이루어진다.
이때 2차 락킹은 제 2 지연 신호(OUT2)의 위상이 제 1 지연 신호(OUT1)의 위상과 1tCK만큼의 지연시간 차이를 가지고 일치되도록 하는 것이다.
2차 락킹 이후, 헤더(111)의 지연시간이 감소하여 최소가 되면 즉, 하나의 유닛 딜레이 셀만을 사용하게 되면(a0 = H, a1 ~ a7 = L), 루프 체인지 신호(CHG2ND)가 발생하게 된다.
루프 체인지 신호(CHG2ND)가 발생하면, 딜레이 라인 제어 신호(a0 ~ a7)를 로직 하이로 변경한다.
도 11 및 도 4를 참조하여, 본 발명의 실시예에 따른 동기 회로(100)의 동작을 설명하면 다음과 같다.
먼저, 종래의 기술에서는 2*tCK - tREP에 해당하는 tDL을 갖는 락킹이 이루어지도록 설계되었다.
그러나 본 발명의 실시예는 기본적으로 tCK - tREP에 해당하는 tDL을 갖는 1차 락킹이 이루어지도록 하고, 특정 상황에서만 2차 락킹을 통해 최종 락킹이 이루어지도록 한 듀얼(Dual) 락킹 방식이 적용된다. 이때 특정 상황은 반도체 회로에 제공되는 전원 전압(예를 들어, VDD)의 레벨이 낮아지고, 그에 따라 레플리카 딜레이(210)의 지연 시간 즉, tREP가 증가하여 제 1 락킹 동작의 오류를 유발할 수 있는 경우이다.
노멀 동작 즉, 헤더(111)의 유닛 딜레이 셀의 수를 증가시켜 1차 락킹 동작을 수행한다.
이어서 전원 전압의 레벨이 낮아짐에 따라 헤더(111)에서 사용되는 유닛 딜레이 셀의 수가 n개(예를 들어, 3) 이하로 되면, 제 2 루프(300)를 활성화시킨다.
이때 헤더(111)에서 사용되는 유닛 딜레이 셀의 수가 최소 즉, 1개가 되면 더 이상 감소시킬 유닛 딜레이 셀이 없으므로 락킹 동작의 오류가 발생할 수 있다. 따라서 그에 앞서 미리 제 2 루프(300)를 활성화시킴으로써 딜레이 라인(110) 전체에서 사용되는 유닛 딜레이 셀의 수가 n개 이상이 되도록 하는 것이다.
제 2 루프(300)가 활성화됨에 따라 노멀(113)의 유닛 딜레이 셀의 수를 증가시켜 2차 락킹 동작을 수행한다.
이때 전원 전압의 레벨이 다시 정상 레벨로 상승할 수 있다. 따라서 헤더(111)에서 사용되는 유닛 딜레이 셀의 수가 m개(예를 들어, 4) 이상으로 증가하였는지 판단한다.
헤더(111)에서 사용되는 유닛 딜레이 셀의 수가 4개 이상으로 증가하였으면, 제 2 루프(300)를 비활성화 시킨다.
한편, 헤더(111)에서 사용되는 유닛 딜레이 셀의 수가 3개 이하이면 노멀(113)의 유닛 딜레이 셀의 수를 계속 증가시켜 2차 락킹을 완료한다.
이어서 헤더(111)에서 사용되는 유닛 딜레이 셀의 수가 최소 즉, 1개가 되면 오토 리프레시 명령 즉, 오토 리프레시 명령에 따라 생성된 오토 리프레시 신호(AREF)에 응답하여 루프 체인지 신호(CHG2ND)를 발생시킨다. 루프 체인지 신호(CHG2ND)가 발생함에 따라 딜레이 라인(110)의 지연 시간이 제 1 루프(200)가 아닌 제 2 루프(300)의 2차 락킹에 따른 시간으로 설정되도록 한다. 또한 루프 체인지 신호(CHG2ND)가 발생됨에 따라 제 2 루프 활성화 신호(2NDEN)는 비활성화된다.
제 2 루프 활성화 신호(2NDEN)가 비 활성화됨에 따라 제 2 지연 신호(OUT2)의 출력이 차단된다. 그리고 2차 락킹에 의해 제 1 지연 신호(OUT1)와 1tCK만큼의 지연시간 차이를 가지고 위상이 일치되는 딜레이 라인(110)의 내부 지연 신호가 제 1 지연 신호(OUT1)로서 출력된다.
이후, 제 1 루프(200)가 제 2 루프(300)의 2차 락킹에 따른 지연 시간이 설정 딜레이 라인(110)을 제어하여 1차 락킹 동작을 수행한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (24)
- 딜레이 라인; 및
상기 딜레이 라인을 공유하도록 구성된 제 1 루프 및 제 2 루프를 포함하며,
상기 제 1 루프를 동작시킴에 따라 상기 딜레이 라인에서 사용되는 유닛 딜레이 셀의 수가 설정수 이하이면 상기 제 2 루프를 활성화 시키도록 구성되는 동기 회로. - 제 1 항에 있어서,
상기 제 1 루프 및 상기 제 2 루프는 독립적인 지연 고정 동작을 수행하도록 구성되는 동기 회로. - 제 1 항에 있어서,
상기 제 2 루프는
상기 딜레이 라인에서 사용되는 유닛 딜레이 셀의 수에 따라 활성화와 비 활성화가 전환되도록 구성되는 동기 회로. - 제 1 항에 있어서,
상기 딜레이 라인은
상기 제 1 루프의 지연 고정 동작에서 입력 신호를 지연시켜 제 1 지연 신호를 생성하도록 구성된 제 1 지연 패스, 및
상기 제 2 루프의 지연 고정 동작에서 상기 입력 신호를 지연시켜 제 2 지연 신호를 생성하도록 구성된 제 2 지연 패스를 포함하는 동기 회로. - 제 1 항에 있어서,
상기 딜레이 라인은
상기 제 1 루프의 지연 고정 동작에서 입력 신호를 지연시켜 제 1 지연 신호를 생성하도록 구성된 제 1 딜레이 라인,
상기 제 2 루프의 지연 고정 동작에서 제 2 지연 신호의 출력을 활성화시키도록 구성된 제 2 딜레이 라인, 및
상기 제 2 루프의 지연 고정 동작에서 입력 신호를 지연시켜 상기 제 2 지연 신호를 생성하도록 구성된 제 3 딜레이 라인을 포함하는 동기 회로. - 제 5 항에 있어서,
상기 동기 회로는
상기 제 1 딜레이 라인에서 사용되는 유닛 딜레이 셀의 수가 최소가 되면, 상기 딜레이 라인의 지연 시간을 상기 제 2 루프의 지연 고정 동작에 따른 시간으로 설정하도록 구성되는 동기 회로. - 제 5 항에 있어서,
상기 제 1 루프 및 상기 제 2 루프에 의해 공유되며, 상기 딜레이 라인을 제어하도록 구성된 시프트 레지스터를 더 포함하는 동기 회로. - 제 7 항에 있어서,
상기 시프트 레지스터는
상기 제 1 딜레이 라인을 제어하도록 구성된 제 1 시프트 유닛,
상기 제 2 딜레이 라인을 제어하도록 구성된 제 2 시프트 유닛, 및
상기 제 3 딜레이 라인을 제어하도록 구성된 제 3 시프트 유닛을 포함하는 동기 회로. - 딜레이 라인;
상기 딜레이 라인을 제어하여 1차 지연 고정 동작을 수행하도록 구성된 제 1 루프; 및
상기 딜레이 라인을 제어하여 2차 지연 고정 동작을 수행하도록 구성된 제 2 루프를 포함하며,
상기 제 2 루프는 상기 딜레이 라인에서 사용되는 유닛 딜레이 셀의 수가 최소가 되면 상기 딜레이 라인의 지연 시간을 상기 2차 지연 고정에 따른 시간으로 설정하도록 구성되는 동기 회로. - 제 9 항에 있어서,
상기 제 2 루프는
상기 딜레이 라인에서 사용되는 유닛 딜레이 셀의 수에 따라 활성화와 비 활성화가 전환되도록 구성되는 동기 회로. - 제 9 항에 있어서,
상기 딜레이 라인은
상기 1차 지연 고정 동작에서 입력 신호를 지연시켜 제 1 지연 신호를 생성하도록 구성된 제 1 지연 패스, 및
상기 2차 지연 고정 동작에서 상기 입력 신호를 지연시켜 제 2 지연 신호를 생성하도록 구성된 제 2 지연 패스를 포함하는 동기 회로. - 제 9 항에 있어서,
상기 딜레이 라인은
상기 1차 지연 고정 동작에서 입력 신호를 지연시켜 제 1 지연 신호를 생성하도록 구성된 제 1 딜레이 라인,
상기 2차 지연 고정 동작에서 제 2 지연 신호의 출력을 활성화시키도록 구성된 제 2 딜레이 라인, 및
상기 2차 지연 고정 동작에서 입력 신호를 지연시켜 상기 제 2 지연 신호를 생성하도록 구성된 제 3 딜레이 라인을 포함하는 동기 회로. - 제 12 항에 있어서,
상기 제 1 루프 및 상기 제 2 루프에 의해 공유되며, 상기 딜레이 라인을 제어하도록 구성된 시프트 레지스터를 더 포함하는 동기 회로. - 제 13 항에 있어서,
상기 시프트 레지스터는
상기 제 1 딜레이 라인을 제어하도록 구성된 제 1 시프트 유닛,
상기 제 2 딜레이 라인을 제어하도록 구성된 제 2 시프트 유닛, 및
상기 제 3 딜레이 라인을 제어하도록 구성된 제 3 시프트 유닛을 포함하는 동기 회로. - 입력 신호를 딜레이 라인 제어 신호에 응답하여 설정된 지연 시간만큼 지연시켜 제 1 지연 신호 또는 제 2 지연 신호를 생성하도록 구성된 딜레이 라인;
제 1 시프트 제어 신호, 제 2 시프트 제어 신호 및 상태 제어 신호에 응답하여 상기 딜레이 라인 제어 신호를 생성하도록 구성된 시프트 레지스터;
상기 입력 신호와 피드백 신호에 응답하여 상기 제 1 시프트 제어 신호를 생성하도록 구성된 제 1 루프; 및
상기 제 1 지연 신호와 상기 제 2 지연 신호 및 상기 딜레이 라인 제어 신호에 응답하여 상기 제 2 시프트 제어 신호 및 상기 상태 제어 신호를 생성하도록 구성된 제 2 루프를 포함하는 동기 회로. - 제 15 항에 있어서,
상기 딜레이 라인은
상기 제 1 루프 동작시 상기 입력 신호를 지연시켜 상기 제 1 지연 신호를 생성하도록 구성된 제 1 딜레이 라인,
상기 제 2 루프 동작시 상기 제 2 지연 신호의 출력을 활성화시키도록 구성된 제 2 딜레이 라인, 및
상기 제 2 루프 동작시 상기 입력 신호를 지연시켜 상기 제 2 지연 신호를 생성하도록 구성된 제 3 딜레이 라인을 포함하는 동기 회로. - 제 15 항에 있어서,
상기 상태 제어 신호는
제 2 루프 셋 신호(2nd Loop Set Signal), 제 2 루프 리셋 신호(2nd Loop Reset Signal) 및 루프 체인지 신호(Loop Change Signal)를 포함하는 동기 회로. - 제 17 항에 있어서,
상기 시프트 레지스터는
상기 제 1 시프트 제어 신호 및 상기 루프 체인지 신호에 응답하여 상기 딜레이 라인 제어 신호를 생성하도록 구성된 제 1 시프트 유닛,
상기 제 1 시프트 제어 신호, 상기 제 2 루프 셋 신호 및 상기 제 2 루프 리셋 신호에 응답하여 상기 딜레이 라인 제어 신호를 생성하도록 구성된 제 2 시프트 유닛, 및
상기 제 2 시프트 제어 신호 및 상기 제 2 루프 리셋 신호에 응답하여 상기 딜레이 라인 제어 신호를 생성하도록 구성된 제 3 시프트 유닛을 포함하는 동기 회로. - 제 15 항에 있어서,
상기 제 1 루프는
상기 제 1 지연 신호를 반도체 집적회로의 내부 신호 처리 지연시간을 모델링한 지연시간만큼 지연시켜 피드백 신호를 생성하도록 구성된 레플리카 딜레이,
상기 입력 신호와 상기 피드백 신호의 위상을 비교하여 제 1 위상 검출 신호를 생성하도록 구성된 위상 검출부, 및
상기 제 1 위상 검출 신호 및 상기 입력 신호에 응답하여 상기 제 1 시프트 제어 신호를 생성하도록 구성된 제어부를 포함하는 동기 회로. - 제 15 항에 있어서,
상기 제 2 루프는
상기 제 1 지연 신호와 상기 제 2 지연 신호의 위상을 비교하여 위상 검출 신호를 생성하도록 구성된 위상 검출부, 및
상기 입력 신호, 상기 위상 검출 신호, 상기 딜레이 라인 제어 신호 및 상기 제 1 시프트 제어 신호에 응답하여 상기 제 2 시프트 제어 신호 및 상기 상태 제어 신호를 생성하도록 구성된 제어부를 포함하는 동기 회로. - 제 20 항에 있어서,
상기 제어부는
상기 제 2 루프가 활성화되지 않은 경우, 상기 제 1 시프트 제어 신호를 상기 제 2 시프트 제어 신호로서 출력하도록 구성되는 동기 회로. - 제 20 항에 있어서,
상기 제어부는
상기 딜레이 라인 제어 신호, 지연 고정 신호 및 넌-리드(non-read) 계열 명령에 응답하여 상기 딜레이 라인의 지연 시간을 상기 제 2 시프트 제어 신호에 상응하는 지연 시간으로 변경하기 위한 상기 상태 제어 신호를 생성하도록 구성되는 동기 회로. - 제 22 항에 있어서,
상기 넌-리드 계열 명령은 오토 리프레시 명령을 포함하는 동기 회로. - 제 20 항에 있어서,
상기 제어부는
상기 위상 검출 신호와 상기 입력 신호에 응답하여 예비 시프트 신호를 생성하도록 구성된 디코더,
상기 딜레이 라인 제어 신호, 지연 고정 신호 및 넌-리드(non-read) 계열 명령에 응답하여 제 2 루프 활성화 신호 및 상기 상태 제어 신호를 생성하도록 구성된 스테이트 머신, 및
상기 제 2 루프 활성화 신호에 응답하여 상기 제 1 시프트 제어 신호와 상기 예비 시프트 신호 중에서 하나를 선택하여 상기 제 2 시프트 제어 신호로서 출력하도록 구성된 다중화기를 포함하는 동기 회로.
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| KR20200051891A (ko) * | 2018-11-05 | 2020-05-14 | 에스케이하이닉스 주식회사 | 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치 |
| KR20210124152A (ko) * | 2018-11-05 | 2021-10-14 | 에스케이하이닉스 주식회사 | 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치 |
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