KR0179774B1 - Semiconductor memory enabling signal generating circuit - Google Patents
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Abstract
본 발명은 반도체 메모리의 활성화 신호 발생 회로에 관한 것으로, 종래 회로는 외부 어드레스의 천이가 시간적으로 미스-매치(mis-match)되거나 내부적인 신호 경로의 차이등과 같은 여러 상황에서 천이 검출 신호(ATD)가 시간적인 미스-매치를 갖고 입력되는 경우 특히, 미스-매치가 지연기(111)의 지연 시간보다 큰 경우 클럭 펄스(ATDSUM)은 천이 검출 신호(ATD1∼ATDn)중 미스-매치된 검출 신호들의 시간적인 합과 같은 펄스폭을 갖게 되는 문제점이 있다. 이러한 종래의 문제점을 개선하기 위하여 본 발명은 임의의 설정 시간동안 지연된 후 천이 검출 신호의 합에 의해 클럭펄스를 임의의 폭으로 발생시키므로써 입력 신호의 천이시 천이 검출 신호의 미스 매치(mis-match)에 의한 직류 전류의 흐름을 최소화할 수 있도록 창안한 것으로, 본 발명은 천이 검출 신호(ATD)가 시간적인 미스-매치(mis-match)를 갖고 입력되는 경우 풀업 소자와 풀다운 소자사이에 발생하는 직류 전류를 최소화할 수 있고 상기 풀업 소자와 풀다운 소자의 저항비에 의한 단자(NCOM)의 전위 상승을 방지하여 안정된 클럭 펄스를 발생시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an activation signal generating circuit of a semiconductor memory. In the conventional circuit, a transition detection signal (ATD) is used in various situations such as a transition of an external address is mis-matched in time or a difference in an internal signal path. Is input with a temporal mis-match, in particular, when the mis-match is greater than the delay time of the delay unit 111, the clock pulse ATDSUM is a mis-matched detection signal among the transition detection signals ADT1 to ADTn. There is a problem of having a pulse width equal to the temporal sum of these. In order to solve this conventional problem, the present invention generates a clock pulse at an arbitrary width by the sum of the transition detection signals after a delay for an arbitrary set time, thereby making a mis-match of the transition detection signals at the transition of the input signal. In order to minimize the flow of the DC current by the present invention, the present invention provides a transition between the pull-up element and the pull-down element when the transition detection signal ATD is input with a temporal mis-match. The DC current can be minimized and a stable clock pulse can be generated by preventing a potential rise of the terminal NCOM due to the resistance ratio of the pull-up element and the pull-down element.
Description
제1도는 종래의 회로도.1 is a conventional circuit diagram.
제2도는 제1도의 동작 파형도.2 is an operational waveform diagram of FIG.
제3도는 본 발명의 회로도.3 is a circuit diagram of the present invention.
제4도는 일반적인 신호 합산을 위한 회로도.4 is a circuit diagram for general signal summation.
제5도는 제3도의 동작 파형도.5 is an operational waveform diagram of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
201 : 클럭 발생부 202 : 펄스폭 조정부201: clock generator 202: pulse width adjustment unit
203 : 신호 합산부 211 : 지연기203: Signal adder 211: Delay
ND1 : 낸드게이트 IN1∼IN4 : 인버터ND1: NAND gate IN1 to IN4: Inverter
PM1,PM2 : 피모스 트랜지스터 NM1∼NMn : 엔모스 트랜지스터PM1, PM2: PMOS transistors NM1 to NMn: NMOS transistors
본 발명은 반도체 메모리에 관한 것으로 특히, 비동기적으로 활성화되는 반도체 메모리에 있어서 외부 입력 신호의 천이시 발생하는 천이 검출 신호(ATD)들이 시간적으로 미스-매치(mis-match)가 발생하여 활성화 신호의 직류(DC) 전류를 최소로 감소시키도록 한 반도체 메모리의 활성화 신호 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and in particular, in a semiconductor memory that is activated asynchronously, transition detection signals (ATDs) generated when a transition of an external input signal are mis-matched in time to generate an activation signal. The present invention relates to an activation signal generating circuit of a semiconductor memory for minimizing a direct current (DC) current.
제1도는 종래의 회로도로서 이에 도시된 바와 같이, 칩선택 신호(CS)에 의해 클럭 펄스(ATDSUM)를 발생시키는 클럭 발생부(101)와, 천이 검출 신호(ATD1∼ATDn)을 입력으로 하여 상기 클럭 발생부(101)의 클럭 펄스(ATDSUM)의 폭을 조정하는 펄스폭 조정부(102)로 구성된다.FIG. 1 is a conventional circuit diagram. As shown therein, the clock generation unit 101 which generates the clock pulse ATDSUM by the chip select signal CS and the transition detection signals ADT1 to ADTn are inputted. The pulse width adjusting unit 102 adjusts the width of the clock pulse ATDSUM of the clock generating unit 101.
상기 클럭 발생부(101)는 칩선택 신호(CS)를 순차적으로 반전하여 클럭 펄스(ATDSUM)로 출력하는 인버터(IN1∼IN3)와, 상기 인버터(IN2)의 출력을 소정 시간 지연하는 지연기(111)와, 이 지연기(111)의 출력을 반전하는 인버터(IN4)와, 칩선택 신호(CS)가 인에이블일 경우 상기 인버터(IN4)의 출력을 반전하는 낸드게이트(ND1)와, 이 낸드게이트(ND1)의 출력에 의해 상기 인버터(IN2)의 출력단을 풀업시키는 피모스 트랜지스터(PM1)로 구성된다.The clock generation unit 101 sequentially inverters IN1 to IN3 for sequentially inverting the chip select signal CS and outputting them as clock pulses ATDSUM, and a delayer for delaying the output of the inverter IN2 by a predetermined time ( 111, an inverter IN4 for inverting the output of the retarder 111, a NAND gate ND1 for inverting the output of the inverter IN4 when the chip select signal CS is enabled, and The PMOS transistor PM1 pulls up the output terminal of the inverter IN2 by the output of the NAND gate ND1.
상기 인버터(IN2)는 weak 피모스 로직으로 구성된다.The inverter IN2 is composed of weak PMOS logic.
상기 펄스폭 조정부(102)는 인버터(IN2)의 출력단과 접지 사이에 각기 병렬 접속된 엔모스 트랜지스터(NM1∼NMn)의 게이트에 천이 검출 신호(ATD1∼ATDn)를 각기 인가하여 구성된다.The pulse width adjusting unit 102 is configured by applying the transition detection signals ADT1 to ADTn to the gates of the NMOS transistors NM1 to NMn connected in parallel between the output terminal of the inverter IN2 and the ground, respectively.
이러한 구성의 종래 회로는 외부 입력 신호의 천이시 발생하는 천이 검출 신호(ATD)를 로직(Logic)적으로 합하여 임의의 펄스폭을 갖는 클럭 펄스(ATDSUM)를 발생시키기 위한 것이다.The conventional circuit of such a configuration is to generate a clock pulse ATDSUM having an arbitrary pulse width by logically adding a transition detection signal ATD generated when the external input signal transitions.
특히, 천이 검출 신호(ATD)가 단펄스 형태로 입력되어도 정해진 펄스폭의 클럭 펄스(ATDSUM)를 발생시키게 된다.In particular, even when the transition detection signal ATD is input in the form of a short pulse, a clock pulse ATDSUM having a predetermined pulse width is generated.
이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.Referring to the operation of the conventional circuit as follows.
먼저, 칩선택 신호(CS)가 0으로서 디스에이블 상태일 경우 클럭 발생부(101)는 낸드게이트(ND1)의 출력(NG1)이 항상 하이 레벨을 유지하므로 피모스 트랜지스터(PM1)가 항상 턴오프 상태를 유지하게 된다.First, when the chip select signal CS is 0 and is in a disabled state, the clock generator 101 always turns off the PMOS transistor PM1 because the output NG1 of the NAND gate ND1 is always at a high level. State is maintained.
이때, 0인 칩선택 신호(CS)가 인버터(IN1)(IN2)를 순차 통해 반전됨에 의해 단자(NCOM)의 전위가 로우 상태를 유지하게 된다.At this time, since the chip select signal CS which is 0 is inverted through the inverters IN1 and IN2 sequentially, the potential of the terminal NCOM is kept low.
이에 따라, 인버터(IN2)의 출력단(NCOM)의 전위가 로우 상태를 유지함으로 인버터(IN3)의 출력인 클럭 펄스(ATDSUM)는 하이 상태를 유지하게 된다.Accordingly, the potential of the output terminal NCOM of the inverter IN2 is kept low, so that the clock pulse ATDSUM, which is the output of the inverter IN3, is kept high.
이 후, 칩선택 신호(CS)가 1로 인에이블 상태가 된 경우 어드레스의 천이가 발생하지 않았다면 단자(NCOM)는 weak 피모스로 구성된 인버터(IN2)에 의해 하이 상태를 유지하게 된다.After that, when the chip select signal CS is enabled as 1, the terminal NCOM is maintained at the high state by the inverter IN2 configured of the weak PMOS when no address transition occurs.
이때, 인버터(IN2)의 하이 신호는 지연기(111)에서 소정 시간 지연된 후 인버터(IN4)를 통해 반전되어 로우 신호가 되므로 낸드게이트(ND1)의 출력(NG1)이 하이 상태를 유지함에 의해 피모스 트랜지스터(PM1)는 턴오프 상태를 유지하게 된다.At this time, since the high signal of the inverter IN2 is delayed by the delay unit 111 and then inverted through the inverter IN4 to become a low signal, the output NG1 of the NAND gate ND1 is kept high. The MOS transistor PM1 maintains a turn off state.
이에 따라, 인버터(IN2)의 출력(NCOM)이 하이 상태를 유지하므로 인버터(IN3)의 클럭 펄스(ATDSUM)는 로우 상태를 유지하게 된다.Accordingly, since the output NCOM of the inverter IN2 maintains a high state, the clock pulse ATDSUM of the inverter IN3 maintains a low state.
이 후, 칩선택 신호(CS)가 1로 인에이블 상태에서 어드레스의 천이 발생으로 천이 검출 신호(ATD1∼ATDn)중 하나 이상이 하이로 되면 펄스폭 조정부(102)의 엔모스 트랜지스터(NM1∼NMn)중 해당 트랜지스터가 턴온되어 클럭 발생부(101)의 인버터(IN2)의 출력단(NCOM)을 풀 다운(pull down)시키게 된다.Subsequently, when one or more of the transition detection signals ATD1 to ATDn becomes high due to the address transition when the chip select signal CS is enabled to 1, the NMOS transistors NM1 to NMn of the pulse width adjusting unit 102 become high. The transistor is turned on to pull down the output terminal NCOM of the inverter IN2 of the clock generator 101.
이때, 인버터(IN2)는 엔모스 트랜지스터(NM1∼NMn)과 비교하여 매우 큰 저항값을 갖는 소자이므로 출력단(NCOM)의 상태 변화에 영향을 주지 못하므로 상기 출력단(NCOM)의 전위는 로우 레벨로 천이하게 된다.At this time, since the inverter IN2 has a very large resistance value compared to the NMOS transistors NM1 to NMn, the inverter IN2 does not affect the state change of the output terminal NCOM, so that the potential of the output terminal NCOM is at a low level. It is a transition.
이 후, 천이 검출 신호(ATD1∼ATDn)가 로우로 변하면 엔모스 트랜지스터(NM1∼NMn)가 턴오프되고 인버터(IN2)의 출력단(NCOM)의 레벨은 거의 플로팅(floating) 상태로 되어 로우 레벨을 유지하게 된다.After that, when the transition detection signals ADT1 to ADTn are turned low, the NMOS transistors NM1 to NMn are turned off, and the level of the output terminal NCOM of the inverter IN2 is almost floating, thereby lowering the low level. Will be maintained.
이때, 인버터(IN2)의 로우 신호(NCOM)는 지연기(111)를 통해 소정 시간 지연된 후 인버터(IN4)에서 하이 신호로 반전되므로 낸드게이트(ND1)의 출력 신호(NG1)가 로우로 되어 피모스 트랜지스터(PM1)가 턴온되어 상기 인버터(IN2)의 출력단(NCOM)은 비로서 하이 레벨로 천이하게 된다.At this time, since the low signal NCOM of the inverter IN2 is delayed by the delay time through the delay unit 111 and inverted to a high signal at the inverter IN4, the output signal NG1 of the NAND gate ND1 becomes low and is avoided. The MOS transistor PM1 is turned on so that the output terminal NCOM of the inverter IN2 transitions to a high level as a ratio.
따라서, 인버터(IN2)의 하이 신호(NCOM)가 인버터(IN3)에서 반전됨에 의해 클럭 펄스(ATDSUM)가 로우가 되며, 이 클럭 펄스(ATDSUM)의 폭은 지연기(111)의 지연 시간과 동일하게 된다.Accordingly, the clock pulse ATDSUM becomes low because the high signal NCOM of the inverter IN2 is inverted in the inverter IN3, and the width of the clock pulse ATDSUM is equal to the delay time of the delay unit 111. Done.
그러나, 종래 회로는 외부 어드레스의 천이가 시간적으로 미스-매치(mis-match)되거나 내부적인 신호 경로의 차이등과 같은 여러 상황에서 천이 검출 신호(ATD)가 시간적인 미스-매치를 갖고 입력되는 경우 특히, 미스-매치가 지연기(111)의 지연 시간보다 큰 경우 클럭 펄스(ATDSUM)은 천이 검출 신호(ATD1∼ATDn)중 미스-매치된 검출 신호들의 시간적인 합과 같은 펄스폭을 갖게 되어 직류 전류의 흐름이 증가하는 문제점이 있다.However, in the conventional circuit, when the transition detection signal ATD is input with a temporal mis-match in various situations such as a transition of an external address is mis-matched in time or a difference in an internal signal path. In particular, when the mismatch is greater than the delay time of the delay unit 111, the clock pulse ATDSUM has a pulse width equal to the temporal sum of the mismatched detection signals among the transition detection signals ADT1 to ATDn. There is a problem that the flow of current increases.
즉, 종래에는 제2도의 파형도에서 천이 검출 신호(ATD1)가 하이로 됨에 따라 인버터(IN2)의 출력단(NCOM)이 로우로 된 후 낸드게이트(ND1)의 출력단(NCOM)이 로우로 될 때까지의 시간이 지연기(111)의 지연 시간과 동일하게 된다.That is, when the output terminal NCOM of the inverter IN2 goes low after the transition detection signal ADT1 goes high in the waveform diagram of FIG. 2, the output terminal NCOM of the NAND gate ND1 goes low. The time until the same as the delay time of the delay unit 111.
이에 따라, 천이 검출 신호(ATDn)가 하이 상태를 유지하는 경우 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NMn)가 모두 턴온되어 인버터(IN2)의 출력단(NCOM)의 전위값이 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NMn)의 저항비에 의한 임의의 값을 가지게 되고, 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NMn)을 통해 흐르는 직류(DC) 전류가 지연기(111)의 지연 시간동안 흐르게 되므로 직류 전류의 량이 증가하게 된다.Accordingly, when the transition detection signal ADTn maintains the high state, both the PMOS transistor PM1 and the NMOS transistor NMn are turned on so that the potential value of the output terminal NCOM of the inverter IN2 is changed to the PMOS transistor. It has a random value due to the resistance ratio between the PM1 and the NMOS transistor NMn, and the direct current (DC) current flowing through the PMOS transistor PM1 and the NMOS transistor NMn is a retarder 111. Because of the delay time, the amount of DC current increases.
본 발명은 종래의 문제점을 개선하기 위하여 임의의 설정 시간동안 지연된 후 천이 검출 신호의 합에 의해 클럭 펄스를 임의의 폭으로 발생시키므로써 입력 신호의 천이시 천이 검출 신호의 미스-매치(mis-match)에 의한 직류 전류의 흐름을 최소화할 수 있도록 창안한 반도체 메모리의 활성화 신호 발생 회로를 제공함에 목적이 있다.In order to solve the conventional problem, the present invention generates a clock pulse at an arbitrary width by adding a transition detection signal after being delayed for an arbitrary set time, thereby making a mis-match of the transition detection signal at the transition of the input signal. It is an object of the present invention to provide a circuit for generating an activation signal of a semiconductor memory, which is designed to minimize the flow of direct current.
제3도는 본 발명에 따른 회로도로서 이에 도시한 바와 같이 천이 검출 신호(ATD1∼ATDn)를 논리적으로 합하는 신호 합산부(203)와 칩선택 신호(CS) 및 상기 신호 합산부(203)의 출력 신호(NG2)에 의해 클럭 펄스(ATDSUM)를 발생시키는 클럭 발생부(201)와, 상기 천이 검출 신호(ATD1∼ATDn)에 의해 상기 클럭 발생부(201)의 클럭 펄스(ATDSUM)의 폭을 조정하는 펄스폭 조정부(202)로 구성한다.3 is a circuit diagram according to an embodiment of the present invention. As shown therein, a signal adder 203, a chip select signal CS, and an output signal of the signal adder 203 which logically sum the transition detection signals ADT1 to ADTn. A clock generator 201 for generating a clock pulse ATDSUM by NG2, and a width of the clock pulse ATDSUM of the clock generator 201 by the transition detection signals ADT1 to ATDn. The pulse width adjusting section 202 is configured.
상기 클럭 발생부(201)는 칩선택 신호(CS)를 순차적으로 반전하여 클럭 펄스(ATDSUM)를 발생시키는 인버터(IN1∼IN3)와, 상기 인버터(IN1)의 출력을 소정 시간 지연하는 지연기(211)와 이 지연기(211)의 출력을 반전하는 인버터(IN4)와, 칩선택 신호(CS)이 1로 인에이블되는 경우 상기 인버터(IN4)의 출력 신호를 출력하는 낸드게이트(ND1)와, 이 낸드게이트(ND1)의 출력 신호(NG1)과 신호 합산부(203)의 출력 신호(NG2)가 모두 1인 경우 상기 인버터(IN2)의 출력단(NCOM)을 풀업시키도록 전압(Vcc)에 직렬 접속된 피모스 트랜지스터(PM1)(PM2)로 구성한다.The clock generator 201 sequentially inverts the chip select signal CS to generate clock pulses ATDSUM, from IN1 to IN3, and a delay for delaying the output of the inverter IN1 by a predetermined time ( 211), an inverter IN4 for inverting the output of the delay unit 211, and a NAND gate ND1 for outputting an output signal of the inverter IN4 when the chip select signal CS is enabled as 1; When the output signal NG1 of the NAND gate ND1 and the output signal NG2 of the signal summing unit 203 are all 1, the voltage Vcc is pulled up to pull up the output terminal NCOM of the inverter IN2. It consists of the PMOS transistor PM1 (PM2) connected in series.
상기 펄스폭 조정부(202)는 클럭 발생부(201)의 단자(NCOM)와 접지 사이에 병렬 접속된 엔모스 트랜지스터(NM1∼NMn)의 게이트에 천이 검출 신호(ATD1∼ATDn)를 각기 접속하여 구성한다.The pulse width adjusting unit 202 is configured by connecting the transition detection signals ADT1 to ADTn to the gates of the NMOS transistors NM1 to NMn connected in parallel between the terminal NCOM of the clock generator 201 and the ground. do.
상기 신호 합산부(203)는 제4도와 같이 구성하며, 이러한 트리(tree) 형태의 오아게이트 또는 wired 오아게이트는 일반적으로 반도체 메모리에서 각각의 입력 버퍼마다 개별적으로 존재하는 어드레스 천이 검출 신호 발생 회로의 출력(ATD)을 로직적으로 합하는 동작에 이용하는 수단이다.The signal summing unit 203 is configured as shown in FIG. 4, and the tree-shaped or wired orifice of the address transition detection signal generating circuit is generally present for each input buffer in the semiconductor memory. It is a means used for the operation of logically adding the output (ATD).
상기의 한 예인 트리(tree) 형태의 오아게이트는 제4도(a)에 도시한 바와 같이, (n/2)개의 노아게이트의 입력단에 천이 검출 신호(ATD1∼ATDn)를 각기 접속하여 상기 (n/2)개의 노아게이트의 출력 신호를 1개의 낸드게이트에서 논리조합하도록 구성한다.As an example of the tree-type orifice, as shown in FIG. 4 (a), the transition detection signals ATD1 to ADTn are connected to the input terminals of (n / 2) noah gates, respectively. The N / 2 gate output signals are logically combined in one NAND gate.
또한, 상기의 다른 예인 wired 오아게이트는 제4도(b)에 도시한 바와 같이, 소스에 전압(Vcc)이 접속됨과 아울러 게이트가 접지된 피모스 트랜지스터의 드레인과 접지사이에 천이 검출 신호(ATD1∼ATDn)가 게이트에 각기 인가된 n개의 엔모스 트랜지스터를 병력 접속하고, 상기 피모스 트랜지스터와 상기 n개의 엔모스 트랜지스터의 공통 접속점 전위를 인버터에서 반전하여 그 반전 신호(NG2)를 출력하도록 구성한다.In addition, as shown in FIG. 4 (b), the wired oragate, which is another example of the above, has a transition detection signal ADT1 connected between the source and the drain of the PMOS transistor having the gate grounded. NATMOS connected to the gates are connected in series, and the common connection point potential of the PMOS transistor and the n NMOS transistors is inverted in the inverter to output the inverted signal NG2. .
이와 같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.Referring to the operation and effect of the present invention configured in this way in detail as follows.
먼저, 칩선택 신호(CS)가 0으로서 디스에이블 상태일 경우 클럭 발생부(101)는 낸드게이트(ND1)의 출력(NG1)이 항상 하이 레벨을 유지하므로 피모스 트랜지스터(PM1)가 항상 턴오프 상태를 유지하게 된다.First, when the chip select signal CS is 0 and is in a disabled state, the clock generator 101 always turns off the PMOS transistor PM1 because the output NG1 of the NAND gate ND1 is always at a high level. State is maintained.
이때, 0인 칩선택 신호(CS)가 인버터(IN1)(IN2)를 순차 통해 반전됨에 의해 단자(NCOM)의 전위가 로우 상태를 유지하게 된다.At this time, since the chip select signal CS which is 0 is inverted through the inverters IN1 and IN2 sequentially, the potential of the terminal NCOM is kept low.
이에 따라, 인버터(IN2)의 출력단(NCOM)은 로우 레벨 상태를 유지하므로 인버터(IN3)의 출력인 클럭 펄스(ATDSUM)는 하이 상태를 유지하게 된다.Accordingly, since the output terminal NCOM of the inverter IN2 maintains the low level state, the clock pulse ATDSUM, which is the output of the inverter IN3, maintains the high state.
이 후, 칩선택 신호(CS)가 1로 인에이블 상태가 된 경우 어드레스의 천이가 없으면 단자(NCOM)는 weak 피모스로 구성된 인버터(IN2)에 의해 하이 상태를 유지하게 되며, 상기 인버터(IN2)의 하이 신호는 지연기(111)에서 소정 시간 지연된 후 인버터(IN4)를 통해 반전되어 로우 신호가 되므로 낸드게이트(ND1)의 출력(NG1)이 하이 상태를 유지함에 의해 피모스 트랜지스터(PM1)는 턴오프 상태를 유지하게 된다.Subsequently, when the chip select signal CS is enabled as 1, if there is no transition of the address, the terminal NCOM is kept high by the inverter IN2 configured of the weak PMOS, and the inverter IN2 ) Is delayed by the retarder 111 for a predetermined time and then is inverted through the inverter IN4 to become a low signal. Therefore, the output NG1 of the NAND gate ND1 is kept high, thereby the PMOS transistor PM1. Will remain turned off.
이때, 천이 검출 신호(ATD1∼ATDn)는 로우 상태로서 신호 합산부(203)에서 논리 조합한 신호(NG2)가 로우 상태이므로 피모스 트랜지스터(PM2)는 턴온 상태를 유지하게 된다.At this time, the transition detection signals ADT1 to ADTn are in a low state, and since the signal NG2 logically combined by the signal adding unit 203 is in a low state, the PMOS transistor PM2 is maintained in the on state.
이에 따라, 인버터(IN2)의 하이 신호(NCOM)가 인버터(IN3)에서 반전되므로 클럭 펄스(ATDSUM)는 로우 상태를 유지하게 된다.Accordingly, since the high signal NCOM of the inverter IN2 is inverted in the inverter IN3, the clock pulse ATDSUM is kept low.
이 후, 칩선택 신호(CS)가 1로 인에이블 상태에서 어드레스의 천이 발생으로 천이 검출 신호(ATD1∼ATDn)중 하나 이상이 하이 레벨로 되면 펄스폭 조정부(102)의 엔모스 트랜지스터(NM1∼NMn)중 해당 트랜지스터가 턴온되어 클럭 발생부(101)는 인버터(IN2)의 출력단(NCOM)이 풀 다운(pull down)되어진다.Subsequently, when one or more of the transition detection signals ATD1 to ATDn becomes high due to the transition of the address when the chip select signal CS is enabled to 1, the NMOS transistors NM1 to 1 of the pulse width adjusting unit 102. The transistor of NMn is turned on so that the clock generator 101 pulls down the output terminal NCOM of the inverter IN2.
이때, 인버터(IN2)는 엔모스 트랜지스터(NM1∼NMn)와 비교하여 매우 큰 저항값을 갖는 소자이므로 출력단(NCOM)의 상태 변화에 영향을 주지 못하므로 상기 출력단(NCOM)의 전위는 로우 레벨로 천이하게 된다.At this time, since the inverter IN2 has a very large resistance value compared to the NMOS transistors NM1 to NMn, the inverter IN2 does not affect the state change of the output terminal NCOM, so the potential of the output terminal NCOM is at a low level. It is a transition.
그리고, 천이 검출 신호(ATD1∼ATDn)중 하나 이상의 신호가 하이가 되면 신호 합산부(203)는 논리조합함에 의해 하이인 신호(NG2)를 출력하므로 클럭 발생부(201)의 피모스 트랜지스터(PM2)가 턴오프 상태가 된다.When at least one of the transition detection signals ADT1 to ADTn becomes high, the signal summing unit 203 outputs a high signal NG2 by performing a logical combination so that the PMOS transistor PM2 of the clock generator 201 is generated. ) Is turned off.
이 후, 천이 검출 신호(ATD1∼ATDn)가 로우로 변하면 엔모스 트랜지스터(NM1∼NMn)가 턴오프되고 신호 합산부(203)의 출력(NG2)이 다시 로우 상태가 되어 피모스 트랜지스터(PM2)는 턴오프 상태가 되나, 엔모스 트랜지스터(PM1)는 턴오프 상태이므로 인버터(IN2)의 출력단(NCOM)의 레벨은 거의 플로팅(floating) 상태로 되어 로우 레벨을 유지하게 된다.After that, when the transition detection signals ADT1 to ADNn are turned low, the NMOS transistors NM1 to NMn are turned off, and the output NG2 of the signal summing unit 203 is turned low again, so that the PMOS transistor PM2 is turned off. Is turned off, but since the NMOS transistor PM1 is turned off, the level of the output terminal NCOM of the inverter IN2 is almost floating to maintain a low level.
이때, 인버터(IN2)의 로우 신호(NCOM)는 지연기(111)를 통해 소정 시간 지연된 후 인버터(IN4)에서 하이 신호로 반전되므로 낸드게이트(ND1)의 출력 신호(NG1)가 로우로 되어 피모스 트랜지스터(PM1)가 턴온되어 상기 인버터(IN2)의 출력단(NCOM)은 하이 레벨로 천이되어진다.At this time, since the low signal NCOM of the inverter IN2 is delayed by the delay time through the delay unit 111 and inverted to a high signal at the inverter IN4, the output signal NG1 of the NAND gate ND1 becomes low and is avoided. The MOS transistor PM1 is turned on so that the output terminal NCOM of the inverter IN2 transitions to a high level.
따라서, 인버터(IN2)의 하이 신호(NCOM)가 인버터(IN3)에서 반전됨에 의해 클럭 펄스(ATDSUM)가 로우가 되며, 이 클럭 펄스(ATDSUM)의 폭은 지연기(111)의 지연 시간과 동일하게 된다.Accordingly, the clock pulse ATDSUM becomes low because the high signal NCOM of the inverter IN2 is inverted in the inverter IN3, and the width of the clock pulse ATDSUM is equal to the delay time of the delay unit 111. Done.
상기에서 천이 검출 신호(ATD)의 스큐(skew)가 입력되었을 경우 동작 파형은 제5도에 도시한 바와 같다.When the skew of the transition detection signal ADT is input, the operation waveform is as shown in FIG.
즉, 천이 검출 신호(ATDn)가 하이 상태인 경우 낸드게이트(ND1)의 출력 신호(NG1)는 지연기(211)의 지연 시간이 경과한 후 로우로 천이하여 피모스 트랜지스터(PM1)를 턴온시키나, 신호 합산부(203)의 출력(NG2)이 하이 상태를 유지하고 있으므로 피모스 트랜지스터(PM2)는 턴오프 상태를 유지하게 된다.That is, when the transition detection signal ATDn is in a high state, the output signal NG1 of the NAND gate ND1 transitions low after the delay time of the delay unit 211 passes, thereby turning on the PMOS transistor PM1. Since the output NG2 of the signal summing unit 203 is maintained at a high state, the PMOS transistor PM2 is maintained at a turned off state.
이 후, 모든 천이 검출 신호(ATD)가 로우 상태가 되면 신호 합산부(203)의 출력신호(NG2)가 로우 상태가 되어 피모스 트랜지스터(PM2)를 턴온시키므로 인버터(IN2)의 출력단(NCOM)을 풀업시키게 된다.Thereafter, when all the transition detection signals ADT are in the low state, the output signal NG2 of the signal summing unit 203 is in the low state, thereby turning on the PMOS transistor PM2, so that the output terminal NCOM of the inverter IN2 is turned on. Will pull up.
따라서, 천이 검출 신호(ATD)의 스큐 입력시에도 풀업 소자인 피모스 트랜지스터(PM1)(PM2)와 풀다운 소자인 엔모스 트랜지스터(NM1∼NMn)간의 직류 전류 경로가 발생하지 않는다.Therefore, the DC current path between the PMOS transistors PM1 and PM2 as the pull-up element and the NMOS transistors NM1 to NMn as the pull-down element does not occur even during the skew input of the transition detection signal ADT.
이러한 본 고안은 천이 검출 신호(ATD)의 스큐(skew)가 지연기(211)의 지연 시간보다 클 때 비교적 큰 직류 전류를 풀업 소자인 직렬 접속된 피모스 트랜지스터(PM1)(PM2)와 풀다운 소자인 엔모스 트랜지스터(NM1∼NMn)를 통해 흐르게 된다.This invention devises a relatively large direct current when the skew of the transition detection signal ADT is greater than the delay time of the delay unit 211. The PMOS transistors PM1 and PM2 connected in series are pull-up devices. Phosphorus flows through the NMOS transistors NM1 to NMn.
특히, 본 고안은 고속의 동작을 필요로 하는 경우 풀업 소자와 풀다운 소자의 전류 구동 능력을 더욱 더 크게 하여 직류 전류의 양도 증가시키게 된다.In particular, when the high speed operation is required, the present invention increases the current driving capability of the pull-up device and the pull-down device by increasing the amount of DC current.
상기에서 상세히 설명한 바와 같이 본 발명은 여러 이유에 의해 천이 검출 신호(ATD)가 시간적인 미스-매치(mis-match)를 갖고 입력되는 경우 특히, 미스-매치가 지연 시간보다 큰 경우 풀업 소자와 풀다운 소자사이에 발생하는 직류 전류를 최소화할 수 있고 상기 풀업 소자와 풀다운 소자의 저항비에 의한 단자(NCOM)의 전위 상승을 방지하여 안정된 클럭 펄스를 발생시킬 수 있는 효과가 있다.As described in detail above, the present invention relates to a pull-up element and a pull-down when a transition detection signal ATD is input with a temporal mis-match for various reasons, in particular, when the mis-match is larger than a delay time. The DC current generated between the devices can be minimized, and a stable clock pulse can be generated by preventing a potential rise of the terminal NCOM due to the resistance ratio of the pull-up device and the pull-down device.
Claims (2)
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| KR1019950048724A KR0179774B1 (en) | 1995-12-12 | 1995-12-12 | Semiconductor memory enabling signal generating circuit |
Applications Claiming Priority (1)
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| KR1019950048724A KR0179774B1 (en) | 1995-12-12 | 1995-12-12 | Semiconductor memory enabling signal generating circuit |
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