JP2933029B2 - デジタル信号符号化／復号化回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル信号の符号
化／復号化を制御する回路に関し、特に符号化復号化の
前処理回路に関する。

【０００２】

【従来の技術】ファクシミリで使用する２値画像の符号
化／復号化アルコリズムの国際標準としてＭＨ（モディ
ファイド・ハフマン）方式とＭＲ（モディファイド・リ
ード）方式から知られている。ＭＨ方式は水平方向１ラ
イン単位の符号化方式である。一方、ＭＲ方式は垂直方
向の符号化であり、ある１ライン（符号化ラインとい
う）を符号化する時、そのラインの１つ前のライン（参
照ラインという）を参照しなければならない。このた
め、１ラインの符号化を行うために２ラインのメモリ読
みだしを行うことになり、メモリアクセス回数がＭＨ方
式に比べて２倍必要となる。しかしながら、精度及び解
像度がＭＨ方式に比べて、良好であることから、現在Ｍ
Ｒ方式が主流となっている。

【０００３】ＭＲ方式の符号化／復号化回路を実現する
には、前述したように前後２ラインの情報が必要である
ため、メモリアクセス回数が多いという問題がある。こ
れを解決するために、符号化ラインとしてメモリから読
みだした１ライン分の情報を次のラインの符号化のため
の参照ラインとして１ライン分の容量をもつバッファに
一時格納する、いわゆるラインバッファ制御方式が提案
されている。しかしながら、高解像度、高精度の符号化
／復号化を行うためには、１ライン分の情報量が多くな
り、大容量のラインバッファが必要となる。たとえば１
ｍｍを１６本の走査線でスキャンする場合、Ａ４版の画
像では３４５６ビットの容量が必要となる。実際にはラ
インバッファへの格納と符号化は並行に行われるので、
ラインバッファは２個必要となる。かかる大容量のライ
ンバッファを符号化／復号化回路と同一の半導体チップ
上に集積化することは非常に困難である。

【０００４】このような課題に対して圧縮ラインバッフ
ァを利用することにより、少ないラインバッファでメモ
リアクセス回数を減らす方式が特開昭６２−２３０１６
４号公報で提案されている。本提案によると、画像メモ
リ上のビットデータを一定間隔で分割し、その分割した
特定ビット長がすべて同一色である場合には特定のコー
ドを割り当て、異なる色が含まれる場合にはそれと異な
るコードを割り当て、この割り当てられたコードのみを
ラインバッファに格納することにより、少ないラインバ
ッファメモリで、メモリアクセスの少ない符号化／復号
化回路を提案するものであった。この技術について説明
する。図８はこの技術、ないし本発明が適用されるファ
クシミリあるいはイメージワークステーションのシステ
ム構成図である。

【０００５】スキャナー６によって走査されたデジタル
信号に変換されたイメージ情報はホストプロセッサ１の
制御によりシステムバス９を介して主メモリ５内のイメ
ージメモリエリア１０に記憶される。記憶されたイメー
ジ情報を電話回線等の通信手段を用いてそのまま伝送す
る際、伝送量を圧縮するために圧縮／伸長回路を含む符
号化／復号化制御回路２が用いられる。この制御回路２
は主メモリ５のイメージメモリエリアから１ライン毎に
イメージ情報を読みだしてＭＲ方式で符号化し、符号化
した情報を通信コントローラ７へ転送する。一方、通信
コントローラ７を介して入力された符号化された情報は
ホストプロセッサ１の制御によって一旦主メモリ５に記
憶される。主メモリ５に記憶された情報は符号化／復号
化制御回路２によって１ラインずつ読み出され元のイメ
ージ情報へ復号化され、主メモリ５のイメージメモリエ
リア１０に格納される。ホストプロセッサ１は、復号化
されイメージメモリエリア１０に書き込まれたイメージ
情報を主メモリ５から読みだしてイメージプリンタ３へ
印字もしくはＣＲＴ４へ表示したり、磁気ディスク８に
保存することができる。

【０００６】図９は前記公報で提案されている符号化／
復号化回路２の内部ブロック図を示す。なお、図には符
号化に必要な回路が示されている。この符号化／復号化
制御回路２は、前記したように符号化すべき情報を主メ
モリ５からライン単位で読みだして符号化し、符号化し
た情報を通信コントローラ７へ転送しなければならな
い。このうち、主メモリ５からの情報の読みだしをホス
トプロセッサ１が実行すると、ホストプロセッサ１の処
理能力が低下するため、ホストプロセッサ１に代わって
主メモリ５をアクセスするＤＭＡＣ（ダイレクトメモリ
アクセスコントローラ）９００が用いられている。ＤＭ
ＡＣ９００はシステムバス９に接続され、主メモリ５の
イメージメモリエリア１０から１ラインずつ情報を読み
出す。読み出された１ラインの情報は符号化のために符
号化ラインＦＩＦＯ回路９０１に入力されるとともに、
黒画素検出器９０４に入力され、全て白か否かを判定さ
れ、１６ビット単位のデータが１ビットのコード情報と
され、そのコード情報のみが、ラインバッファ制御回路
９０５を介してラインバッファ９０６に一時的に蓄えら
れる。

【０００７】そして、ラインバッファ制御回路９０５は
符号化ラインＦＩＦＯ回路９０１に入力された１ライン
の情報をＭＲ符号化回路９０３にて圧縮するために、前
ラインの情報を参照すべく、該当するデータをラインバ
ッファ９０６から読みだし、このときに前記コード情報
に基づき全て白であれば白画素発生器９０７を用いてデ
ータを再生し、これを符号化参照ラインＦＩＦＯ回路９
０２に入力する。全て白でなければＤＭＡＣ９００を用
いてシステムバス９を介して主メモリ５より読み出す。
したがって、この方法では、白画素が多い画像データで
は、コード情報に基づいて白画素発生器９０７で再生さ
れるデータを用いることができるため、その際のメモリ
アクセスが不要となり、メモリアクセスの回数が減少さ
せることが可能となる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記提
案によると、特定ビット長のデータが全て例えば白画素
であればメモリアクセスは行われないため効率よく圧縮
が進行するが、特定ビット長内に１点でも黒画素が存在
すれば通常と同様のメモリアクセスを行う必要があるた
め、一般的に白画素が多い画像に対しては効率良く圧縮
が進行するが、黒画素が多い画像に対しては通常と同じ
だけのメモリアクセス回数が必要となるため効果が少な
いという問題が存在する。

【０００９】本発明の目的はこのような黒画素が多いよ
うな画像に対しても、上述した提案と同様な効果が得ら
れる圧縮ラインバッファ方式の符号化／復号化回路を提
供することである。

【００１０】

【課題を解決するための手段】本発明は、ラインバッフ
ァに書き込まれるべきデジタル信号の所定ビット長内の
各データを、その所定ビットに隣接する特定データと一
定の演算を施すことにより、各データが全て同一の場合
の第１の圧縮コードと、同一でない場合の第２の圧縮コ
ードのいずれかを作成する第１の回路と、前記第１の回
路によって作成された圧縮コードを前記ラインバッファ
に書き込み、読出す制御を行う第２の回路と、第２の回
路によって読出された圧縮コードが前記第１の圧縮コー
ドであれば対応する所定ビット長と隣接する特定データ
との特定の演算を施すことにより白画素または黒画素の
データを作成して前記符号化／復号化回路に供給し、前
記第２の圧縮コードであれば当該第２の圧縮コードに対
応する元となるデータを当該元となるデータが格納され
ているメモリから読みだして前記符号化／復号化回路に
供給する第３の回路とを有することを特徴とする。

【００１１】ここで、第１の回路は、隣接データの１ビ
ットデータと所定データのビットデータとを比較し、所
定データが全て同一画素であることを検出したときに第
１の圧縮コードを出力するように構成される。あるい
は、隣接データと所定データの対応するビットデータの
ＸＯＲ演算を施すように構成される。また、第３の回路
は、白画素を生成する手段と、黒画素を生成する手段
と、第１の圧縮コードと所定データとをそれぞれ入力
し、これらの入力を演算して得られた信号に基づいて前
記白画素生成手段と黒画素生成手段のいずれかを選択す
る手段とを備える構成とされる。さらに、第３の回路
は、第２の圧縮コードが入力されたときに、元となるデ
ータが格納されているメモリに対する読み出し信号を出
力する手段を備える。

【００１２】

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の一実施形態例による
圧縮／伸長制御回路を含む符号化／復号化回路のブロッ
ク図である。図８に示したようなシステム構成のシステ
ムバス９に接続されたＤＭＡＣ（ダイレクト・メモリ・
アクセス・コントローラ）２０には、参照ラインＦＩＦ
Ｏ回路２３と、符号化ラインＦＩＦＯ回路２４と、ビッ
ト演算回路２７、白画素発生器２８と、黒画素発生器２
９とが接続されている。そして、前記ビット演算回路２
７には第１隣接ビット保持回路２６Ａと、ラインバッフ
ァ制御回路２１が接続され、このラインバッファ制御回
路２１にはラインバッファ２２が接続されている。ま
た、前記白画素発生器２８と黒画素発生器２９には第２
隣接ビット保持回路２６Ｂが接続され、この第２隣接ビ
ット保持回路２６Ｂは前記参照ラインＦＩＦＯ回路２３
とラインバッファ制御回路２１にそれぞれ接続される。
さらに、前記各ＦＩＦＯ回路２３，２４にはＭＲ符号化
回路２５が接続されている。すなわち、この回路におい
ては、第１隣接ビット保持回路２６Ａ、ビット演算回路
２７、黒画素発生器２９、白画素発生器２８、第２隣接
ビット保持回路２６Ｂを設けたことを特徴としている。

【００１３】次に動作を説明する。情報圧縮時、ＤＭＡ
Ｃ２０はシステムバス９を用いて図８に示した主メモリ
５内のイメージメモリエリア１０から２値画像情報を１
６画素単位で読みだし、ビット演算回路２７と符号化ラ
インＦＩＦＯ回路２４に同時に送る。ビット演算回路２
７は、図２に示される回路で構成されており、ＤＭＡＣ
２０から送られた１６ビット単位のデータ（Ｄ０〜Ｄ１
５）をＮＯＲゲート３０とＡＮＤゲート３２に受け、そ
れぞれの出力はマルチプレクサ３３に入力される。マル
チプレクサ３３の制御信号は第１隣接ビット保持回路２
６Ａから与えられ、“１”であればＡＮＤゲート３２の
出力が選択され、“０”であればＮＯＲゲート３０の出
力が選択される。マルチプレクサ３３の出力はフリップ
フロップ３１に印加される。今、白情報が“０”、黒情
報が“１”とすると、ＯＲゲート３０に入力された１６
画素のデータが全て白で、隣接ビット保持回路Ａからの
信号が０ならばＯＲゲートの出力は“１”なり、フリッ
プフロップ３１には“１”がセットされる。一方、１６
画素のうちいずれかの画素に１ビットでも黒があり、第
１隣接ビット保持回路２６Ａからの信号が“０”であれ
ば、ＮＯＲゲート３０の出力は“０”となりフリップフ
ロップ３１は“０”にセットされる。

【００１４】第１隣接ビット保持回路２６Ａは入力デー
タの最右端の１６ビットを、次ワードの演算のためにラ
ッチする。フリップフロップ３１の出力はラインバッフ
ァ制御回路２１を介してラインバッファ２２に書き込ま
れる。黒画素検出器２７によって、ＤＭＡＣ２０から供
給される１６ビット単位のワードデータは１ビットのコ
ード情報に圧縮される。すなわち、隣接する１ワードの
１６ビットの最右端１６ビット目と同一画素であれば
“１”、そうでなければ“０”とする。したがって、Ｇ
４モードのファクシミリの場合Ａ４版で１ライン当たり
３４５６ビットのイメージ情報が、本実施形態例によれ
ば３４５６÷１６＝２１６ビットに圧縮され、ラインバ
ッファの容量は従来の１／１６でよくなり、ＬＳＩ化に
好適となる。

【００１５】前述したように、ラインバッファ２２に書
き込まれる情報はＭＲ符号化において参照ライン（符号
化されるラインの１つ前のライン）情報として必要なも
のである。しかるに、本実施形態では参照ライン情報を
圧縮してラインバッファ２２に記憶しているため、符号
化に際しては圧縮した情報を元の情報に戻さなければな
らない。この操作を簡便にするために本実施形態では白
画素発生器２８、黒画素発生器２９、第２隣接ビット保
持回路２６Ｂを設けている。これら白画素発生器２８、
白画素発生器２９、第２隣接ビット保持回路２６Ｂの具
体回路は図３に示されている。

【００１６】白画素発生器２８は１６個のバッファＢ０
〜Ｂ１５を有しており、各バッファの入力はすべてＧＮ
Ｄに接続されている。バッファはラインバッファ２２か
ら読み出される圧縮コードＬＷと第２隣接ビット保持回
路２６Ｂによって制御され、ＬＷが“１”で第２隣接ビ
ット保持回路２６Ｂの出力が“０”の時に活性化され各
出力に“０”を発生する。この結果、ＬＷ＝０の時は１
６ビットのデータＤ０〜Ｄ１５がオール“０”である情
報が発生され、参照ラインＦＩＦＯ回路２３に入力され
る。

【００１７】黒画素発生器２９は１６個のバッファＩＢ
０〜ＩＢ１５を有しており、各バッファの入力はすべて
ＶＣＣに接続されている。バッファはラインバッファ２
２から読み出される圧縮コードＬＷと第２隣接ビット保
持回路２６Ｂによって制御され、ＬＷが“１”で隣接ビ
ット保持回路Ｂの出力が“１”の時に活性化され各出力
に“１”を発生する。この結果、ＬＷ＝０の時は１６ビ
ットのデータＤ０〜Ｄ１５がオール“１”である情報が
発生され、参照ラインＦＩＦＯ回路２３に入力される。

【００１８】一方、ＬＷ＝１の時、すなわち隣接ビット
と同一画素でない時は、バッファＢ０〜Ｂ１５、ＩＢ０
〜ＩＢ１５は活性化されず、各バッファの出力端はハイ
インピーダンスとなる。なお、バッファのかわりにスイ
ッチングトランジスタを使ってもよい。この時は、ＬＷ
＝１に対応する１６ビットの情報を主メモリ５のイメー
ジメモリエリア１０の対応する領域からＤＭＡＣ２０を
使って読みださなければならない。したがって、白画素
発生器はＬＷ＝１の時ＤＭＡＣ２０に参照ライン情報の
アクセスを要求するＲＥＱ（要求）信号を出力する。こ
のＲＥＱ信号の発生回路としては例えば図３に示すよう
にＯＲゲート３４，３６、ＡＮＤゲート３３、インバー
タ３５およびＴ−Ｆ／Ｆ３２で構成される。このＲＥＱ
信号は後述するタイミング信号Ｓ３およびＳ４のいずれ
か一方が“１”になった時、状態が反転するＴ型フリッ
プ・フロップ３２の出力ＣＳＥＬとＬＷ信号との論理が
〔ＣＳＥＬ＋ＣＳＥＬ×ＬＷ〕を満足する時に発生され
る。白画素発生器２８からＲＥＱ信号が発生されると、
ＤＭＡＣ２０は対応する参照ラインアドレスを主メモリ
５に送り、必要な１６ビットイメージ情報を取り込みこ
れを参照ラインＦＩＦＯ回路２３に入力する。この結
果、符号化されるべき１６ビットのイメージ情報が符号
化ラインＦＩＦＯ回路２４にセットされ、これに対応す
る参照ラインの１６ビットイメージ情報が参照ラインＦ
ＩＦＯ回路２３にセットされる。このタイミングにおい
て第２隣接ビット保持回路２６Ｂには入力１６ビットデ
ータのうち最右端の１６ビット目がラッチされる。

【００１９】図４にラインバッファ制御回路２１とライ
ンバッファ２２との内部ブロック図を示す。ラインバッ
ファ制御回路２１は黒画素検出器２７から出力される圧
縮コードＬＸを入力するマルチプレクサ４０，４２と、
ラインバッファ２２への書き込みアドレスを発生する書
き込みアドレス発生回路４４と、ラインバッファ２２へ
の読みだしアドレスを発生する読みだしアドレス発生回
路４５と、書き込みアドレスおよび読みだしアドレスを
入力とするマルチプレクサ４１，４３と、マルチプレク
サ４０〜４３へ切り換え信号を印加する切り換え制御回
路４８とを有する。マルチプレクサ４０，４２はライン
バッファに接続され、ラインバッファから出された圧縮
コードＬＷを出力する機能を有する。ラインバッファ２
２は２つのラインバッファメモリ４６，４７を有し、そ
のデータ入出力はマルチプレクサ４０，４２に対応して
接続され、アドレス入力端はマルチプレクサ４１，４３
に対応して接続される。

【００２０】マルチプレクサ４１を介して書き込みアド
レスがラインバッファメモリ４６に供給されると、黒画
素検出器２７から出力された圧縮コードＬＸマルチプレ
クサ４０を介してラインバッファメモリ４６に書き込ま
れる。ラインバッファメモリ４６に圧縮コードの書き込
みが行われる時はラインバッファメモリ４７からは以前
に書き込まれている圧縮コードＬＷが読みだされる。一
方ラインバッファメモリ４７に圧縮コードＬＸが書き込
まれる時は、ラインバッファメモリ４６から圧縮コード
ＬＷが読み出される。このように２つのラインバッファ
メモリ４６，４７Ｂへのリード／ライトを交互に実行す
ることによって高速にＭＲ符号化を行う事ができる。ラ
インバッファメモリ４６，４７はいずれも２１６ビット
の容量を持つものであればよい。ラインバッファメモリ
４６は奇数ラインのイメージ情報を格納するために用い
られ、ラインバッファメモリ４７は偶数ラインのイメー
ジ情報を格納するために用いられる。書き込みアドレス
発生回路４４および読みだしアドレス発生回路はともに
０〜２１５番地指定が可能なカウンタでよく、１つの圧
縮コードに対応して１つずつインクリメントされるもの
でよい。

【００２１】図５はＤＭＡＣ２０の内部ブロック図であ
る。ＤＭＡＣ２０は主メモリ５内のイメージメモリエリ
ア１０を指定するアドレスを参照ラインと符号化ライン
との両方について作成する機能が必要である。このた
め、参照ラインアドレスレジスタ５０と符号化ラインア
ドレスレジスタ５１とを有し、その出力はマルチプレク
サ５２を介して交互にアドレスインクリメンタ５３に印
加される。アドレスインクリメンタ５３はマルチプレク
サ５２を介して入力されたアドレスに＋１を加算し、そ
の出力をアドレスバッファ５４を介してシステムバス９
に送り、主メモリ５をアクセスするとともに、インクリ
メントした結果を対応するアドレスレジスタ５０，５１
へフィードバックする。この結果、アドレスレジスタ５
０，５１の各内容は交互に＋１ずつ足される。符号化ラ
インアドレスレジスタ５１は符号化すべきラインを読み
出すためのアドレスレジスタとして用いられ、このアド
レスによって主メモリ５から読み出されたライン情報は
データバッファ５９を介して符号化ラインＦＩＦＯ回路
２４に入力されるとともに黒画素検出器２７に入力さ
れ、次のラインの符号化のための参照ライン情報として
圧縮して、ラインバッファメモリ４６，４７のいずれか
一方に格納される。

【００２２】図８に示したホストプロセッサ１は、ＤＭ
Ａの開始時に参照ラインアドレスレジスタ５０と符号化
ラインアドレスレジスタ５１とに初期値を設定するとと
もに、参照ラインエンドアドレスレジスタ５５と符号化
ラインエンドアドレスレジスタ５６に各ラインの終了ア
ドレスを設定する。マルチプレクサ５７はＣＳＥＬ信号
に応答して参照ラインエンドアドレスと符号化ラインエ
ンドアドレスとを交互に比較器５８に与え、アドレスイ
ンクリメンタ５３の内容と比較し、一段するとＤＭＡ終
了を示す信号（ＥＮＤ）をホストプロセッサ１に伝送す
る。マルチプレクサ５２と５７とはともに同一のＣＳＥ
Ｌ信号に応答して切り換え制御されるので、比較器５８
は参照ラインアドレスと参照ラインエンドアドレスとの
比較および符号化ラインアドレスと符号化ラインエンド
アドレスとの比較を交互に同期して実行する。前記ＤＭ
ＡＣ２０はさらにタイミング制御回路６０を有してお
り、その詳細は図６に示されている。

【００２３】図６に示すように、前記タイミング制御回
路６０は、４種類のタイミング信号Ｓ１〜Ｓ４が使用さ
れ、各々は接続された４つの遅延型フリップフロップ
（ＤＦＦ）６１〜６４の各出力から取り出される。初期
状態もしくはリセット信号によりＤＦＦ６１のみがセッ
トされる。ＤＦＦ６２はクロックＣＫの立下がりエッジ
でＤＦＦ６１の出力を入力しＳ２を発生する。同様にＤ
ＦＦ６３はクロックＣＫの立下がりエッジでＤＦＦ６２
の出力を入力しＳ３を発生する。ＤＦＦ６３の出力はＣ
ＳＥＬとＬＷとを入力とするＡＮＤゲート６５の出力を
入力とするＡＮＤゲート６６を介してＤＦＦ６４へクロ
ックＣＫの立下がりエッジで入力される。ＤＦＦ６１の
入力にはＤＦＦ６４の入力およびＤＦＦ６３の出力とＲ
ＥＱ信号とをうけるＡＮＤゲート６７の出力を入力とす
るＯＲゲート６８の出力が印加される。ここで、ＣＳＥ
Ｌ信号は図３に示したように、タイミング信号Ｓ３とＳ
４のいずれかが、“１”になる毎に状態が反転されるフ
リップフロップ３２の出力であり、ＣＳＥＬはその反動
出力である。この実施形態例ではＣＳＥＬ＝“０”の時
は参照ラインが選択され、“１”の時は符号化ラインが
選択される。ＬＷ信号はラインバッファから読みだされ
る圧縮コード信号であり、ＬＷはその反動信号である。

【００２４】図６において、Ｓ１、Ｓ２、Ｓ３はクロッ
クの１周期に同期してそれぞれこの順に順次発生される
ものであるが、Ｓ４はＣＳＥＬが“１”でかつＬＷが
“１”の時のみ発生される。すなわち、Ｓ４信号はライ
ンバッファから読み出された圧縮コードが“０”の時
（参照ライン情報がすべて白の時）のみ発生されるもの
である。換言すれば、ラインバッファから読み出された
圧縮コードが“１”の時にはＳ４は発生されない。この
時は図３に示すＲＥＱ信号が発生されるので、図６のＡ
ＮＤゲート６７の出力が“１”となり、Ｓ１が発生され
る。すなわち、ＤＭＡＣ２０はＳ１〜Ｓ３なるサイクル
とＳ１〜Ｓ４なるサイクルとの２つのサイクルで動作
し、これらは圧縮コード“０”か“１”かによって選択
される。この理由は圧縮コードが“０”であれば、白画
素発生器２８かまたは黒画素発生器２９から１６ビット
がオール“０”またはオール“１”の信号が作り出され
るので、これをそのまま参照ラインＦＩＦＯ回路２３に
入力すればよいので、Ｓ４で示される１クロック期間で
実行されうるが、圧縮コードが“１”の時はＤＭＡＣ２
０を用いてこれに対応する１６ビットの情報を主メモリ
５から読みださなければならないためＳ１〜Ｓ３の３ク
ロック期間が必要となるからである。

【００２５】図５に戻って、データバッファ５９は符号
化ライン情報の入力と圧縮コードが“１”の時の参照ラ
イン情報の入力とを許可しなければならないので、ＲＥ
Ｑ信号によって活性化される。一方、アドレスバッファ
５４は符号化ラインを読み出す時に必要なアドレスと圧
縮コードが“１”の時に参照ラインを読み出す時に必要
なアドレスとを出力するものであるから、タイミング信
号Ｓ１〜１３が発生されている時に活性化されればよ
い。したがって、アドレスバッファ５４はＳ１〜Ｓ３を
入力とするＯＲゲート６１の出力によって活性化され
る。

【００２６】図７は本発明におけるビット演算回路の他
の例を示すブロック図であり、ここでは隣接ワードを保
持するラッチ（隣接ビット保持回路）７１と、１６ビッ
トのＸＯＲ演算回路７２を有している。ファクシミリの
入力画像として、入力信号をディザ変換した白黒画像を
使用する場合がある。この変換後の画像は１６ビット単
位で規則正しいデータ例が連続して生成される。したが
って、このような画像では隣接ワード単位でＸＯＲ演算
を行うと全て“０”から構成される１ワードが得られ
る。このようにＸＯＲ演算後のデータを全０検出器７３
において検出し、フリップフロップ７４を動作させるこ
とで、演算後のデータが全て“０”であるときに圧縮符
号として“１”、そうでない場合に“０”をコードとし
て用いる。符号化ラインの生成ではこの逆演算を実行す
ることにより容易に符号化ラインを生成できる。

【００２７】ここで、前記実施形態ではＭＲ方式の例を
説明しているが、本発明はＭＲ方式のみならず、ＭＭＲ
方式にも適用できる。また本発明は大容量の情報を圧縮
して小容量のメモリに記憶するときにも使用できる。

【００２８】

【発明の効果】以上説明したように本発明は、一定画素
長内のデータが隣接するデータと同一規則であるかを検
出してそれぞれ対応する圧縮コードをラインバッファに
書き込み、ラインバッファから読みだされた圧縮コード
が隣接ビットと同一のとき一定画素長の白画素、または
黒画素を発生し参照ラインに送出する手段を有するの
で、ラインバッファの容量は、従来の一定画素長内に対
して圧縮ビットデータ分で良いことになり大幅に縮小で
きる効果がある。したがって、本発明では画像の性質か
ら白画素が多い画像、黒画素が多い画像のいずれでも効
果的な圧縮の効果が得られる。またディザ画像のような
一定規則で生成される２値画像にも効果があることは言
うまでもない。したがって、本発明によれば、ＬＳＩ化
が容易な圧縮・伸長回路が得られることになる。

【図面の簡単な説明】

【図１】本発明の符号化／復号化回路の一実施形態のブ
ロック図である。

【図２】ビット演算回路のブロック図である。

【図３】白画素発生器と黒画素発生器のブロック図であ
る。

【図４】ラインバッファ制御回路とラインバッファのブ
ロック図である。

【図５】ＤＭＡＣの内部構成のブロック図である。

【図６】タイミング制御回路の内部構成のブロック図で
ある。

【図７】本発明におけるビット演算回路の他の例のブロ
ック図である。

【図８】本発明が適用されるシステムブロック図であ
る。

【図９】従来の制御回路の内部構成のブロック図であ
る。

【符号の説明】

１ ホストプロセッサ ２ 符号化／復号化制御回路 ３ イメージプリンタ ４ ＣＲＴ ５ 主メモリ ６ スキャナー ７ 通信コントローラ ８ 磁気ディスク ９ システムバス １０ イメージメモリエリア ２０ ＤＭＡＣ ２１ ラインバッファ制御回路 ２２ ラインバッファ ２３ 参照ラインＦＩＦＯ回路 ２４ 符号化ラインＦＩＦＯ回路 ２５ ＭＲ符号化回路 ２６Ａ 第１隣接ビット保持回路 ２６Ｂ 第２隣接ビット保持回路 ２７ ビット演算回路 ２８ 白画素発生器 ２９ 黒画素発生器

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 入力されるデジタル信号の符号化／復号
   化回路と、前記デジタル信号の書き込みが可能なライン
   バッファとを有するデジタル信号制御回路において、前
   記ラインバッファに書き込まれるべきデジタル信号の所
   定ビット長内の各データを、その所定ビットに隣接する
   特定データと一定の演算を施すことにより、各データが
   全て同一の場合の第１の圧縮コードと、同一でない場合
   の第２の圧縮コードのいずれかを作成する第１の回路
   と、前記第１の回路によって作成された圧縮コードを前
   記ラインバッファに書き込み、読出す制御を行う第２の
   回路と、第２の回路によって読出された圧縮コードが前
   記第１の圧縮コードであれば対応する所定ビット長と隣
   接する特定データとの特定の演算を施すことにより白画
   素または黒画素のデータを作成して前記符号化／復号化
   回路に供給し、前記第２の圧縮コードであれば当該第２
   の圧縮コードに対応する元となるデータを当該元となる
   データが格納されているメモリから読みだして前記符号
   化／復号化回路に供給する第３の回路とを有することを
   特徴とするデジタル信号符号化／復号化回路。
2. 【請求項２】 第１の回路は、隣接データの１ビットデ
   ータと所定データのビットデータとを比較し、所定デー
   タが全て同一画素であることを検出したときに第１の圧
   縮コードを出力するように構成される請求項１のデジタ
   ル信号符号化／復号化回路。
3. 【請求項３】 第１の回路は、隣接データと所定データ
   の対応するビットデータのＸＯＲ演算を施すように構成
   される請求項１のデジタル信号符号化／復号化回路。
4. 【請求項４】 第３の回路は、白画素を生成する手段
   と、黒画素を生成する手段と、第１の圧縮コードと所定
   データとをそれぞれ入力し、これらの入力を演算して得
   られた信号に基づいて前記白画素生成手段と黒画素生成
   手段のいずれかを選択する手段とを備える請求項２また
   は３のデジタル信号符号化 ／復号化回路。
5. 【請求項５】 第３の回路は、第２の圧縮コードが入力
   されたときに、元となるデータが格納されているメモリ
   に対する読み出し信号を出力する手段を備える請求項４
   のデジタル信号符号化／復号化回路。