KR100209357B1 - Mpeg-1 및 mpeg-2 비디오 역양자기 회로 - Google Patents

Abstract

본 발명은 MPEG-1과 MPEG-2의 비디오 부호 및 복호화 시스팀에서 사용되는 역양자화기의 회로에 관한 것이다. 본 발명에서 제시한 구조 및 회로는 주문형 반도체(ASIC)나 프로그래머블 전계 게이트 어레이를 이용하여 구현하기에 적합하며, 고속으로 동작 가능하여 HDTV와 같은 응용에서도 이용이 가능하다. 아울러 MPEG-1, 2의 기능을 모두 포함하고 있기 때문에 사용 가능 범위가 넓다. 따라서 핵심 ASIC으로 개발하여 다양한 성능을 가진 비디오 코덱 시스팀을 구성하는데 이용될 수 있다.

본 발명에서는 역 양자기를 초대규모집적회로로 구현하는데 적합한 구조와 회로로 구성되며 그 알고리듬은 MPEG-I, MPEG-II의 표준에서 제시된 것을 이용하였다.

본 발명을 양자화 매트릭스 제어수단과, 양자화 스케일 연산수단, 곱셈연산수단, MPEG-1 불일치 제어수단, MPEG-2 불일치 제어수단, 및 포화처리수단으로 이루짐을 특징으로 하는 MPEG-1 및 MPEG-2 비디오 역양자기 회로를 제공한다.

Description

MPEG-1 및 MPEG-2 비디오 역양자기 회로

제1도는 일반적인 역양자기의 처리 흐름도.

제2도는 MPEG에서 규정하는 인트라 직류성분 정도(intra_dc_precision)와 인트라 직류성분 곱(intra_dc_mult)과의 관계도.

제3도는 인트라 블록의 기본 매트릭스 값을 나타내는 도면.

제4도는 비인트라 블록의 기본 매트릭스 값을 나타내는 도면.

제5도는 양자화 스케일 코드와 양자화 스케일 사이의 매핑 관계도.

제6도는 본 발명에 따른 역양자기의 입출력 신호 정의도.

제7도는 본 발명에 따른 역양자기 전체 블록도.

제8도는 본 발명에 따른 양자화 매트릭스 제어수단의 회로도.

제9도는 본 발명에 따른 양자화 스케일 연산수단의 회로도.

제10도는 본 발명에 따른 다중화기의 선택 회로도.

제11도는 본 발명에 따른 다중화기의 선택 부가 회로도.

제12도는 본 발명에 따른 곱셈연산수단의 회로도.

제13도는 본 발명에 따른 포화처리수단의 회로도.

제14도는 본 발명에 따른 MPEG-1 불일치 제어수단의 회로도.

제15도는 본 발명에 따른 MPEG-2 불일치 제어수단의 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

71 : 양자화 매트릭스 제어수단 72 : 양자화 스케일 연산수단

73 : 곱셈연산수단 74 : MPEG-1 불일치 제어수단

75 : 포화처리수단 76 : MPEG-2 불일치 제어수단

81 : 지그재그 어드레스 생성부 82 : 순차어드레스 생성부

83 : 다중화기 선택부 84 : 카운터

120 : 곱셈기(8×7) 31, 132 : 비교기

141 : 증가부 142 : 감소부

MUX : 다중화기(Multiplexer) L : 래치(Latch)

본 발명은 MPEG-1 및 MPEG-2 비디오 역양자기 회로에 관한 것으로서, 보다 상세하게는 보드 수준의 저속 대용량의 하드웨어 구조가 아닌 고속 대용량의 초대규모집적회로(VLSI) 설계에 적합한 MPEG-1 및 MPEG-2 비디오 역양자기 회로에 관한 것이다.

최근들어 반도체 기술의 급격한 발달에 힘입어 신호 처리 분야의 각 핵심 프로세서들이 기존의 대형 시스팀이나 보드 수준에서 단일 주문형 반도체(ASIC) 칩으로 구현되는 추세이다. 이에 따라 고속 대용량의 하드웨어를 VLSI 구조에 적합하게 설계하는 것이 필요하다.

따라서 본 발명은 MPEG-1과 MPEG-2의 표준을 이용하는 비디오 부호화 및 복호화 시스템, 그리고 본 발명의 응용 분야인 디지틀 TV, 고선명 TV 등에 널리 사용될 수 있도록 적은 실리콘 면적으로 고속 동작이 가능한 VLSI 구조에 적합한 하드웨어 회로를 갖는 MPEG-1 및 MPEG-2 비디오 역양자기 회로를 제공하고자 한다.

본 발명은 상기와 같은 목적을 달성하기 위하여 양자화 매트릭스 제어수단과, 양자화 스케일 연산수단, 곱셈연산수단, MPEG-1 불일치 제어수단, MPEG-2 불일치 제어수단, 및 포화처리수단으로 이루짐을 특징으로 하는 MPEG-1 및 MPEG-2 비디오 역양자기 회로를 제공한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제1도는 역양자기의 전체적인 처리 흐름도이다. 역양자기(inverse quantizer)는 역 주사기(inverse scanner)로부터 2차원 배열의 형태로 계수(coefficient)들을 받아들여 이산코사인변환 계수를 복원하는 것이다. MPEG-2 역양자기는 먼저 역양자화 산술 연산을 수행하고 다음으로 포화처리(saturation) 제어 및 불일치(mismatch) 제어를 수행한다. MPEG-1 역 양자기는 포화처리 제어와 불일치 제어의 순서가 MPEG-2의 경우와 반대이다. 여기서 불일치 제어는 MPEG-2의 경우에는 전체 블록에 대해서 이루어지고 MPEG-1의 경우에는 각 계수에 대해서 수행되는 차이가 있다.

인트라로 부호화된 블록의 직류성분(DC) 계수들은 가중 매트릭스나 스케일 요소에 의해서 결정되지 않고 인트라 직류 곱(이하, intra_dc_mult라 한다)이라는 고정된 상수를 곱하여 얻는다. 여기서 intra_dc_mult는 영상 코딩 익스텐션(picture coding extension)에서 부호화된 인트라 직류성분 정도(이하, intra_dc_precision이라 한다)이라는 파라미터에 따라서 결정된다. MPEG-I의 경우에는 영상 코딩 익스텐션이 디코딩되지 않으므로 이 때는 intra_dc_precision을 0이라고 가정한다.

제2도는 intra_dc_precision에 따른 intra_dc_mult의 값을 나타낸 것이다. 인트라 블록의 DC 계수 이외에 다른 계수들은 가중 매트릭스와 스케일 요소에 따라서 조정된다. 가중 매트릭스의 기본값은 제3도와 제4도에 도시되어 있으며 사용자가 정의한 매트릭스가 우선한다.

양자화 스케일 요소는 양자화 스케일 코드(quantizer_scale_code)라는 고정 길이 코드로 코딩되며 이는 적절한 양자화 스케일(quantizer_scale)을 역양자화 산술 연산에 적용할 것을 지시한다. 영상 코딩 익스텐션에서 코딩된 양자화 스케일 타입(q_scal_type)은 양자화 스케일 코드와 양자화 스케일 사이의 매핑 관계를 명시한다. 제5도는 양자화 스케일 코드와 양자화 스케일 사이의 매핑 관계를 나타낸 것이다.

MPEG에서 규정하는 인트라 DC 계수 이외의 모든 계수들에 대한 양자화 산술 연산식은 다음과 같다.

포화처리제어는 양자화 산술 연산의 결과 데이타를 -2048 내지 +2047의 범위로 제한하는 것이다.

불일치 제어는 먼저 한 블록내에서 포화된 모든 계수들을 합한 다음에 그 값이 짝수인지 홀수인지를 검사한 후 결과가 짝수이면, 마지막 계수에 대해서만 수정이 가해진다. 그러나 MPEG-I인 경우에는 각각의 계수들에 대해서 모두 다 수정이 가해진다.

제6도는 역 양자기의 입, 출력 신호를 나타내며 입출력 신호의 이름에 따른 입출력(I/O) 구분과 입력단(S) 및 출력단을 명시하였다. 여기서 IS, BSD, IQ, CC, ID는 각각 역주사기, 비트스트림 디코더, 역 양자기, 클럭 제어, 역 이산코사인변환을 의미한다. 아울러 각 신호들에 대해서 간단한 설명을 하였다.

제7도는 본 발명에 따른 역양자기의 전체 블록도를 나타낸다. 본 발명에 따른 역양자기는 양자화 매트릭스 제어수단(71)과, 양자화 스케일 연산수단(72), 곱셈연산수단(73), MPEG-1 불일치 제어수단(74), MPEG-2 불일치 제어수단(76), 및 포화처리수단(75)으로 이루진다. 제7도에서 나타낸 역영자기의 하드웨어적인 처리 흐름을 설명하면 다음과 같다. 먼저 인트라와 양자화 스케일 코드는 매크로 블록 클럭에 래치하여 사용하여야 하며, 양자화 매트릭스 제어수단(71)은 영상 클럭과 최초의 매크로 블록 클럭 사이에 수행되어야 하고 그 이외의 기능들은 해당 매크로 블록 클럭 동안에 수행되면 된다.

양자화 매트릭스 제어수단(71)은 양자화 매트릭스 데이타와 데이타 인에이블 신호를 비트 스트림 디코더(Bit Stream Decoder;BSD)로부터 입력받아서 지그재그 주사 순서로 어드레스를 발생하여 에스램에 저장하고 해당 매크로 블록의 시작에 맞추어 데이타를 읽어 사용할 수 있도록 하는데 필요한 제어 신호를 발생하는 수단이다.

양자화 스케일 연산수단(72)은 양자화 스케일 타입값과 양자화 스케일 코드값을 입력으로 하여 양자화 스케일 값을 출력하는 수단이다.

곱셈연산수단(73)은 역양자화 모듈에서 반드시 필요로 하는 곱셈 연산을 수행하는 장치로써 역양자화 연산의 핵심 모듈이다.

MPEG-1 불일치 제어수단(74)과 MPEG-2 불일치 제어수단(76)은 각각 MPEG-1과 MPEG-2의 불일치 제어 장치를 나타낸 것이다. 이러한 불일치 제어수단은 MPEG이 디코딩만 규정하기 때문에 인코더의 이산코사인변환과 디코더의 역 이산코사인변환이 맞지 않는 경우에 에러가 계속 누적되는 것을 방지하기 위한 것이다. MPEG-1 불일치 제어는 각 계수마다 제어가 이루어져야 하며 MPEG-2 불일치 제어는 블록 전체(8×8)의 계수들을 전부 더하여 제일 마지막 계수에 제어가 이루어져야 하므로 각 기능을 따로 구현하여 별도의 모듈로 둔다.

포화처리수단(75)은 MPEG-1과 MPEG-2의 경우에 모두 동일한 동작을 수행하므로 하나의 모듈만 있으면 되고 다만 불일치 제어와 순서가 서로 다르므로 구조상 MPEG-1 불일치 제어수단(74)-포화처리수단(75)-MPEG-2 불일치 제어수단(76)의 순서로 설계되어 있다.

제8도는 양자화 매트릭스 제어수단을 도시하고 있으며 그 기능은 비트스트림 디코더로부터 양자화 매트릭스 데이타를 받아들여 에스램(SRAM)에 쓰기 및 읽기를 하는 기능으로 나누어진다. 이를 위해서 기본적으로 필요로 하는 것은 에스램에 데이타를 읽기 및 쓰기를 할 어드레스를 생성하는 기능이 있어야 한다. 제8도의 회로에서 이에 해당하는 것은 지그재그 어드레스 생성부(81)(이하, zigzag라 한다)와 순차 어드레스 생성부(82)(이하, qaddr라 한다)라는 것이다. zigzag(81)는 지그재그 순으로 에스램에 데이타를 쓰기 위한 어드레스이고 qaddr(82)은 에스램에 데이타를 순차적으로 읽기를 하기 위한 어드레스이다. zigzag(81)는 역 주사기에서 이미 설계된 것을 사용하며 qaddr(82)은 간단하게 6비트 카운터로 구현될 수 있다. 이 어드레스들의 사용 시간은 zigzag 어드레스의 경우에는 영상 클럭과 최초의 매크로 블록 클럭이 발생하는 사이이며 qaddr 어드레스는 매크로 블록 클럭과 역양자화 시작 신호인 스타트(start)에 의해서 사용된다. 이 두 어드레스는 기본적으로는 6비트의 워드 길이를 가지나 zigzag 어드레스는 비트스트림 디코더에서 출력되는 qmat_nonintra라는 플레그에 따라서 최상위비트가 추가되고, qaddr(82)은 인트라라는 플레그에 의해서 최상위비트가 추가되어 총 7비트의 어드레스가 된다. qmat_nonintra는 1인 경우에 비인트라이며 0인 경우에 인트라 매크로 블록을 위한 양자화 매트릭스 데이타임을 의미한다. 그리고 intra는 1인 경우에 인트라이며 0인 경우에 비인트라 매트릭스를 읽어서 역양자화 연산에 사용하여야 함을 의미한다.

카운터(84)는 양자화 매트릭스 인에이블(qmat_enb)이라는 데이타 인에이블 신호를 입력 받아서 데이타의 시작점에 캐리를 발생시켜 qsig(83)라는 다중화기 선택부로 넘겨준다. qsig(83)는 이를 입력받아 어드레스를 선택하기 위한 다중화기 선택 신호를 발생한다. 회로도에서 여러 개의 래치가 사용되는데 이는 데이타와 이의 제어 신호들 사이의 타이밍을 맞추기 위한 지연 요소로 사용되었다.

몇 개의 게이트 및 트리-스타트(tri-start) 버퍼들은 에스램에 데이타를 읽기 및 쓰기를 하는데 필요한 인터페이스이다. oen 신호는 로우-액티브(low-active)로 로우일 때 데이타를 읽을 수 있으며, wen은 sck2라는 기본 클럭의 로우 반 주기 동안에 데이타를 쓰도록 하는 것이고, cen은 로우일때만 에스램에 데이타를 읽기 및 쓰기를 할 수 있도록 하는 것이다.

제9도는 양자화 스케일 연산수단(72)에 관한 회로도이다. 양자화 스케일 연산수단(72)은 양자화 스케일 타입(qscal_type)과 양자화 스케일 코드(qscal_code)로 양자화 스케일값을 구하는 회로로써 qscal_type은 0과 1의 값을 가지며 qscal_code는 0에서 31사이의 값을 가진다. 즉, 위의 두 입력 파라미터를 이용하여 제5도에서 해당하는 양자화 스케일값을 구한다. 제9도에서 알 수 있는 바와같이 양자화 스케일값들이 어느 정도 규칙성을 가지고 있기 때문에 7×32 비트의 룩-업(look-up) 테이블로 구현하는 것 보다 로직 게이트로 구현하는 것이 효율적일 것으로 생각된다.

제9도를 자세히 고찰해보면 qscal_type이 0일때는 단순히 qscal_code값에 2를 곱한 형태이므로 1비트만 왼쪽으로 시프트 하면 된다. qscal_type이 1일 경우에는 4가지 유형의 데이타로 구분된다. 즉, qscal_code가 0~8까지는 0인 경우는 제외하고 모든 데이타가 qscal_code와 일치하며, 9~16까지는 10부터 24까지 2씩 증가하는 데이타열이므로 입력되는 qscal_code에서 4를 빼고 그 결과에 2를 곱한(왼쪽으로 1비트 시프트) 결과와 동일하고, 17~24까지는 28에서 56까지 4씩 증가하는 데이타열이므로 qscal_code에서 10을 빼고 그 결과에 4를 곱한(왼쪽으로 2비트 시프트) 결과와 동일하다. 마지막으로 25~31까지는 64에서 112까지 8씩 증가하는 데이타열이므로 qscal_code에서 17을 빼고 그 결과에 8을 곱한(왼쪽으로 3비트 시프트) 결과와 동일하다.

제9도에서 다중화기의 선택 신호에 대한 로직은 제10도와 같다. 그리고 부가 회로는 제11도와 같이 도시된다.

제12도는 곱셈연산수단(73)을 나타내는 회로도이다. 역 주사기에서 스타트(start) 신호가 발생되면 그 다음 클럭부터 시작된다. 곱셈 회로의 전체적인 동작은 스타트 신호가 발생한 다음 클럭부터 양자화 스케일의 계산과 양자화 가중 매트릭스의 읽기를 수행한다.

곱셈기(120)는 역양자화 산술 연산식에서 두 번째 곱셈인 양자화 스케일과 양자화 가중 매트릭스를 곱하는 역할을 하고 특히 이 경우에는 양자화 스케일의 최대값이 112(+1110000)로 7비트이므로 부호를 표시할 수 없다. 그리고 입력값의 특성이 전부 양수이므로 양수 곱셈기를 구성하기 위해서 결과의 15비트에 부호를 확장하는 것이 아니라 곱수와 피곱수의 상위 비트를 0으로 확장한 상태에서 곱셈을 수행한다.

다중화기(121)는 첫 번째 계수를 계산하여 선택하는 것으로서 이 결과는 곱셈기(120)의 결과와 함께 곱셈기(122)에서 다시 곱셈이 이루어진다. 이 때, 나타나는 최종 결과는 28비트이다.

다중화기(123)는 먼저 intra_dc_precision에 따른 고정 상수를 입력 데이타에 곱하는 것으로, intra_dc_precision에 따라서 그 값이 선택된다. 이는 인트라이며 블록 중에서 최초의 계수에 대해서만 가용한 데이타가 출력된다. 이 결과는 다시 타이밍 조정을 위해서 래치를 통과하게 되며 아울러 비트수를 28비트에 맞추게 된다.

제13도는 포화처리수단(75)을 나타낸다. 포화처리수단(75)은 -2048 내지 +2047 사이의 값만을 통과시키고 이것보다 작거나 큰값들은 -2048과 2047로 새팅함으로써 12비트 2의 보수 범위를 초과하지 못하도록 하는 역할을 한다.

비교기(131)는 입력되는 값이 2047보다 크면 1, 그렇지 않으면 0을 출력하며, 비교기(132)는 -2048보다 작으면 1로, 그렇지 않으면 0을 출력하는 회로이다. 이러한 양 비교기의 출력은 다중화기의 선택신호로 사용되어, +2047, -2048, 또는 입력 데이타와 동일한 값 중의 하나가 다중화기에서 출력된다.

제14도는 MPEG-1 불일치 제어수단(74) 회로로서, 순수 조합회로로 구성되며 매번 입력되는 데이타에 대해서 0인지 아닌지, 짝수인지 홀수인지를 판단하여 입력값을 그대로, 1증가, 혹은 감소시켜서 출력하는 회로이다. 여기서 증가부(114)는 입력값에 1을 증가하는 회로이고, 감소부(142)는 입력값에 1을 감소하는 회로이다.

입력 mp1_in(27:0)의 MSB는 입력값이 +인지 -인지를 결정하는데 이용되고 모든값을 논리 OR 연산한 것은 입력값이 0인지 아닌지를 결정하며, 최하위비트는 입력값이 짝수인지 홀수인지를 결정하는데 이용된다. 이들 3가지 신호를 이용하여 다중화기의 선택 신호를 만들어낸다.

제15도는 MPEG-2 불일치 제어수단(76)의 회로로서, MPEG-1 불일치 제어와는 달리 입력되는 각 데이타에 대해서 제어가 이루어지는 것이 아니라 한 블록의 전체 데이타를 전부합하여 최종적으로 제일 마지막 데이타에 대해서만 이전의 블록내 각 데이타들을 참조로 제어가 이루어진다.

불일치 제어의 근거는 한 블록의 처음에서 마지막 데이타 이전까지는 그대로 출력되고 제일 마지막 데이타에 대해서만 제어가 이루어진다는 것과, 제어가 이루어질 때 최종적으로 전부 더한 데이타가 짝수인지 홀수인지만 알면 되므로 전체 데이타를 전부 더하는 것이 아니라 최하위 비트만을 전부 더하면 최종 결과가 짝수인지 홀수인지 알 수 있다는 것이다.

따라서 누산기(151)는 입력되는 데이타 f(11:0)중에서 최하위비트 f(0)만을 연속적으로 누산하면 된다. 그리고 누산기(151)의 출력은 짝수/홀수에 대한 플래그이며 이를 이용하여 최종적으로 다중화기(154)의 선택 신호로 사용되면 된다.

카운터(155)는 한 블록의 데이타가 연속적으로 입력될 때 64번째 데이타에 대해서는 불일치 제어를 수행하도록 하는 캐리 신호를 출력하는 카운터이다.

이외의 회로들은 입, 출력 타이밍 제어를 위한 부가적인 회로들과 증가부(152), 감소부(153) 그리고 다중화기의 선택회로 등이다.

이상에서 기술한 바와 같이 본 발명은 역양자기의 하드웨어 구현에 관한 회로도로서 고속처리가 가능한 구조로 되어 디지틀 TV나 고선명 TV와 같이 MPEG 표준을 이용하는 응용 분야에서 효과적으로 이용될 수 있다. 역양자기의 기능적인 측면에서 중요한 사항은 MPEG-1, MPEG-2 사이에 상이한 처리 과정을 내포하고 있는 것이며, 본 발명에서는 두가지 경우를 동시에 구현한 회로를 제시하였다. 그리고 이 회로는 프로그래머블 전계 게이트 어레이(Field Programmable Gate Array; FPGA)나 주문형 반동체(ASIC)로 구현될 수 있으므로 MPEG의 복호기 중의 일부로 사용될 수 있다. 또한 비동기 전송 모드(ATM) 통신용 단말기나 멀티미디어 단말기의 경우에 역 양자기는 부호화 및 복화화 과정에서 반드시 필요한 것이다. 따라서 정보화의 흐름상 대량의 데이타를 신속하게 주고 받을 요구가 점점 증가하고 있으므로 본 발명은 향후 엄청난 수요가 예상된다.

본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능한 것이며 이러한 수정, 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

1. MPEG-1 및 MPEG-2 비디오 역양자기 회로에 있어서, 양자화 매트릭스 데이타와 데이타 인에이블 신호를 비트스트림 디코더로부터 입력받아서 지그재그 주사 순서로 어드레스를 발생하여 에스램에 저장하고 해당 매크로 블록의 시작에 맞추어 데이타를 읽어 사용할 수 있도록 하는데 필요한 제어신호를 발생시키기 위한 양자화 매트릭스 제어수단과, 양자화 스케일 타입값과 양자화 스케일 코드값을 입력으로 하여 양자화 스케일 값을 출력하는 양자화 스케일 연산수단과, 상기 양자화 매트릭스 제어수단과 양자화 스케일 연산수단의 출력신호를 입력으로 하여 역주사기에서 발생된 스타트 신호에 의해 역양자기에서 요구되는 곱셈을 수행하기 위한 곱셈연산수단과, 인코더의 이산여현변환과 디코더의 이산여현변환이 다름으로 인해 발생하는 에러의 누적을 방지하기 위해 상기 곱셈연산수단의 출력을 입력으로 하는 MPEG-1 불일치 제어수단, 양자화 산술연산 결과의 데이타를 소정범위로 제한하기 위해 상기 MPEG-1 불일치 제어수단 및 상기 곱셈연산수단의 출력을 입력으로 하는 다중화기에서 출력된 데이타를 입력으로 하는 포화처리수단, 및 인코더의 이산여현변환과 디코더의 이산여현변환이 다름으로 인해 발생하는 에러의 누적을 방지하기 위해 상기 포화처리수단의 출력을 입력으로 하는 MPEG-2 불일치 제어수단으로 이루어짐을 특징으로 하는 MPEG-1 및 MPEG-2 비디오 역양자기 회로.
2. 제1항에 있어서, 상기 양자화 매트릭스 제어수단은, 양자화 매트릭스 데이타를 받아 에스램에 데이타를 쓰기 및 읽기를 수행할 어드레스를 생성하는 어드레스 생성부와, 양자화매트릭스 인에이블 신호를 입력으로 하여 데이타의 시작점에 캐리를 발생하기 위한 카운터와, 카운터의 캐리신호를 입력으로 받아 어드레스를 선택하기 위한 다중화기 선택신호를 발생하기 위한 다중화기 선택부, 및 상기 어드레스 생성부의 출력을 입력으로 하고 상기 다중화기 선택부의 출력을 선택신호로 하는 다중화기로 이루어짐을 특징으로 하는 MPEG-1 및 MPEG-2 비디오 역양자기 회로.
3. 제2항에 있어서, 상기 어드레스 생성부는 에스램에 데이타를 쓰기 위해 지그재그로 어드레스를 생성하는 지그재그 어드레스 생성부와, 에스램의 데이타를 순차적으로 읽기 위한 순차 어드레스 생성부로 이루어짐을 특징으로 하는 MPEG-1 및 MPEG-2 비디오 역양자기 회로.
4. 제1항에 있어서, 상기 양자화 스케일 연산수단은, 양자화 스케일 타입값이 0인 경우 양자화 스케일 코드를 1비트 왼쪽으로 시프트시킨 값을, 양자화 스케일 타입값이 1인 경우에 양자화 스케일 코드가 0~8까지는 양자화 스케일 코드와 동일한 값을, 양자화 스케일 코드가 9~16까지는 양자화 스케일 코드에서 4를 빼고 2비트 왼쪽으로 시프트 한 값을, 양자화 스케일 코드가 17~24까지는 양자화 스케일 코드에서 10을 빼고 2비트 왼쪽으로 시프트 한 값을, 양자화 스케일 코드가 25~31까지는 양자화 스케일 코드에서 17을 빼고 3비트 왼쪽으로 시프트 한 값을 양자화 스케일값으로 취함을 특징으로 하는 MPEG-1 및 MPEG-2 비디오 역양자기 회로.
5. 제1항에 있어서, 상기 포화처리수단은 입력데이타의 값이 -2048보다 작으면 출력1을 내는 비교기와, 입력데이타의 값이 +2047보다 크면 출력 1을 내는 비교기와, 양 비교기의 출력을 선택신호로 하고 +2047, -2048 또는 입력데이타와 동일한 값 중의 어느 하나를 출력하기 위한 다중화기로 이루어짐을 특징으로 하는 MPEG-1 및 MPEG-2 비디오 역양자기 회로.
6. 제1항에 있어서, 상기 MPEG-1 불일치 제어수단은 데이타 입력값을 1증가시키는 증가부와, 데이타 입력값을 1감소시키는 감소부와, 상기 증가부 및 감소부의 출력 및 MPEG-1 불일치 제어수단으로 들어오는 모든 입력 데이타에 대해 0, 짝수, 홀수인지에 따라 다른 출력을 내는 게이트들의 출력을 입력으로 하는 다중화기로 이루어짐을 특징으로 하는 MPEG-1 및 MPEG-2 비디오 역양자기 회로.
7. 제1항에 있어서, 상기 MPEG-2 불일치 제어수단은 입력되는 데이타의 최하위비트를 누산하기 위한 누산기와, 한 블록의 데이타가 연속적으로 입력될 때 마지막 데이타에 대해 불일치 제어를 수행하도록 하는 캐리신호를 발생하기 위한 카운터와, 한 블록의 마지막 데이타 입력값을 1증가시키는 증가부와 1감소시키는 감소부의 출력단 및 한 블록의 마지막 데이타를 저장한 래치의 출력단을 입력단으로 하고 상기 누산기의 출력을 선택신호로 사용하는 다중화기로 구성됨을 특징으로 하는 MPEG-1 및 MPEG-2 비디오 역양자기 회로.