KR0164376B1 - 불휘발성 반도체 메모리의 기준 비트라인 셀 - Google Patents

불휘발성 반도체 메모리의 기준 비트라인 셀 Download PDF

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
불휘발성 반도체 메모리의 기준 비트라인 셀
2. 발명이 해결하려고 하는 기술적 과제
메모리의 사이즈 감소 및 안정된 동작을 제공한다.
3. 발명의 해결방법의 요지
제1,2인버터가 교차연결되어 이루어진 데이타 레지스터를 중심으로 하나의 비트라인에 대칭적으로 연결된 상위 및 하위 메모리 셀 스트링을 가지는 메모리장치의 기준 비트라인 셀회로는 상기 데이타 레지스터의 상기 제1인버터의 입력단이 상기 비트라인에 연결되는 제1접속점과 접지단간에 연결되어 사기 하위 메모리 셀 스트링이 선택될때 인가되는 제1제어신호에 응답하여 상기 제1접속점에 기준전위를 제공하는 상위 기준비트라인 셀부와; 상기 데이타 레지스터의 상기 제2인버터이 입력단이 상기 비트라인에 연결되는 제2접속점과 접지단간에 연결되어 상기 상위 메모리 셀 스트링이 선탤될때 인가되는 제2제어신호에 응답하여 상기 제2접속점에 기준전위를 제공하는 하위 기준비트라인 셀부를 가짐을 특징으로 한다.
4. 발명의 중요한 용도
오픈 비트라인 구조를 가지는 낸드 타입의 풀래쉬 메모리의 기준세로서 적합하게 사용된다.

Description

불휘발성 반도체 메모리의 기준 비트라인 셀
제1도는 종래 기술에 따른 기준 비트 라인 셀 및 메모리 셀 스트링의 연결관계를 보여주는 회로도.
제2도는 본 발명에 따른 기준 비트라인 셀의 관련회로도.
제3도는 본 발명에 적용된 기준 셀 트랜지스터의 단면 구조도.
본 발명은 선택된 메모리 셀의 드레쉬 홀드저압(threshold voltage) 차이에 의해 전이된 비트 라인전위와 레퍼런스 비트 라인전위를 비교하여 데이타를 억세스하는 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 레퍼런스 비트 라인전위를 만들어 내는 기준 비트 라인 셀에 관한 것이다.
일반적으로, 접힘 비트라인을 형성하는 전기적으로 소거 및 프로그램 가능한 낸드 구조의 플래쉬 메모리등과 같은 반도체 메모리 장치는 선택된 메모리 셀의 드레쉬 홀드전압 차이에 의해 전이된 비트 라인전위와 레퍼런스 비트 라인전위를 비교하여 데이타를 억세스한다.
이러한 분야의 종래 기술은 제1도에 도시된 바와 같은 구성을 통상적으로 가지고 있는데, 본 발명의 철저한 이해를 증진시키기 위해 이를 간략히 설명한다. 제1도를 참조하면, 각 비트 라인(BLi,BLi+1)에는 낸드구조를 가지는 스트링 형태로 이루어진 다수개의 단위 메모리 셀(110)들과, 이와 동일한 구조를 가지며 인접한 비트 라인에 대해 레퍼런스 비트 라인전위를 만드는 역할을 하는 한개의 기준 비트 라인셀(100)들이 연결된다. 여기서, 단위 메모리셀(110)과 기준 비트 라인 셀(100)이 연결된 각 비트 라인을 서로 어긋나게 선택스위칭하기 위해 각 단위 메모리 셀(110)과 기준 비트 라인 셀(100)마다 디플리션 타입의 트랜지스터들(100, 103, 105, 106)과 인헨스먼트 트랜지스터들(101, 102, 104, 107)을 각기 직렬로 연결하고, 이들의 게이트단자에 선택신호(DSG1,2,SG1,2)를 인가한다. 따라서, 제1도에서 비트라인(BLi)에 연결된 단위 메모리 셀(110)중의 플로팅 게이트를 가지는 메모리 셀 트랜지스터가 선택된 경우라면, 비트라인(BLi+1)에 연결된 단위 메모리 셀(110)은 비선택되어 동작불능상태로 되고, 비트라인(BLi+1)에 연결된 기준 비트 라인 셀(100)이 활성화되어 상기 기준전위를 비트라인(BLi+1)상에 제공한다. 따라서, 데이타를 래치하기 위해 두개의 교차연결된 인버터형 데이타 레지스터(페이지 버퍼라하기도 함) 120는 두개의 비트라인의 전위를 비교하여 데이타의 억세스 동작을 수행한다.
그렇지만, 제1도와 같이 접힘비트라인 구조의 메모리는 비트라인을 선택하기 위해 다수의 디플리션(Depletion) 트랜지스터를 사용하고 있으므로, 메모리 셀어레이 면적을 증가시키는 문제점이 있다. 뿐만 아니라 기준 비트라인 셀내의 기준 셀 트랜지스터의 구조가 단위 메모리 셀내의 트랜지스터의 구조와 동일하게 플로팅 게이트를 가지는 트랜지스터로 되어 있으므로, 프로그램 및 소거동작의 반복시 문턱전압의 시프팅에 대한 문제를 유발한다. 이러한 시프팅은 안정된 기준전위를 비트 라인상에 제공할수 없게 하므로 페이지 버퍼의 데이타의 억세스 동작에 실패를 초래한다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 디프리션 트랜지스터를 채용함이 없이도 특정한 비트라인을 선택할 수 있는 낸드 구조를 가지는 불휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 칩의 사이즈를 감소시킬 수있는 플래쉬 불휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적도 불휘발성 반도체 메모리 장치에 적용가능한 새로운 구조를 가지는 기준 비트라인셀을 제공함에 있다.
본 발명의 여전히 다른 목적은 메모리 제품의 코스트 다운 및 안정된 메모리 동작을 보장할 수 있는 플래쉬 EEPROM을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은 인접하는 비트라인에서 기준전위를 얻는 구조가 아니라 하나의 비트라인 내에서 기준전위를 얻을 수 있는 오픈 비트라인(Open Bit Line)구조를 가지는 불휘발성 반도체 메모리 장치를 향한 것이다.
본 발명의 상기 메모리 장치에서, 제1,2인버터가 교차연결되어 이루어진 데이타 레지스터를 중심으로 하나의 비트라인에 대칭적으로 연결된 상위 및 하위 메모리 셀 스트링을 가지는 불휘발성 반도체 메모리 장치의 기준 비트라인 셀 회로는: 상기 데이타 레지스터의 상기 제1인버터의 입력단이 상기 비트라인에 연결되는 제1접속점과 접지단간에 연결되어 상기 하위 메모리 셀 스트링이 선택될때 인가되는 제1제어신호에 응답하여 상기 제1접속점에 기준전위를 제공하는 상위 기준비트라인 셀부와; 상기 데이타 레지스터의 상기 제2인버터의 입력단이 상기 비트라인에 연결되는 제2접속점과 접지단간에 연결되어 상기 상위 메모리 셀 스트링이 선택될 때 인가되는 제2제어신호에 응답하여 상기 제2접속점에 기준전위를 제공하는 하위 기준비트라인 셀부를 가짐을 특징으로 한다. 여기서, 상기 상위 및 하위 기준비트라인 셀부는 상기 제1,2접속점에 각기 드레인 단자가 연결되고 콘트롤 게이트 단자로는 상기 제1,2제어신호를 각기 수신하는 플로팅 게이트를 가지는 제1트랜지스터와, 상기 제1트랜지스터의 소오스단자에 드레인 단자가 연결되고 소오스 단자가 상기 접지단에 연결되며 콘트롤 게이트 단자로는 미리 설정된 기준전압을 수신하는 플로팅 게이트를 가지는 제2트랜지스터로 이루어지며, 상기 제1,2트랜지스터의 각각의 플로팅 게이트 단자와 콘트롤 게이트 단자 끼리는 돌출 콘택으로써 각기 서로 연결되게 한 것이 바람직하다.
이하 본 발명의 첨부한 도면을 참조하여 상세히 설명한다. 제2도를 참조하면, 제1,2인버터(B1,B2)가 교차연결되어 이루어진 데이타 레지스터를 중심으로 하나의 비트라인에 대칭적으로 연결된 상위 및 하위 메모리 셀 스트링(200,240)을 가지는 불휘발성 반도체 메모리 장치의 기준 비트라인 셀 회로는, 상기 데이타 레지스터의 상기 제1인버터(B1)의 입력단이 상기 비트라인 251에 연결되는 제1접속점과 접지단간에 연결되어 상기 하위 메모리 셀 스트링 240이 선택될때 인가되는 제1제어신호 RSLt에 응답하여 상기 제1접속점에 기준전위를 제공하는 상위 기준비트라인 셀부 210와; 상기 데이타 레지스터의 상기 제2인버터(B2)의 입력단이 상기 비트라인 250에 연결되는 제2접속점과 접지단간에 연결되어 상기 상위 메모리 셀 스트링 200이 선택될때 인가되는 제2제어신호 RSLb에 응답하여 상기 제2접속점에 기준전위를 제공하는 하위 기준비트라인 셀부 230를 포함한다.
상기 상위 기준비트라인 셀부 210는 상기 제1접속점에 드레인 단자가 연결되고 콘트롤 게이트 단자로는 상기 제1제어신호를 수신하는 플로팅 게이트를 가지는 제1트랜지스터 106와, 상기 제1트랜지스터의 소오스단자에 드레인 단자가 연결되고 소오스 단자가 상기 접지단에 연결되며 콘트롤 게이트 단자로는 미리 설정된 기준전압을 수신하는 플로팅 게이트를 가지는 제2트랜지스터 107로 이루어지며, 상기 제1,2트랜지스터의 각각의 플로팅 게이트 단자와 콘트롤 게이트 단자끼리는 돌출 콘택으로써 각기 서로 연결되어 있다.
상기 하위 기준비트라인 셀부 230는 상기 제2접속점에 드레인 단자가 연결되고 콘트롤 게이트 단자로는 상기 제2제어신호를 수신하는 플로팅 게이트를 가지는 제1트랜지스터 202와, 상기 제1트랜지스터의 소오스단자에 드레인 단자가 연결되고 소오스 단자가 상기 접지단에 연결되며 콘트롤 게이트 단자로는 미리 설정된 기준전압을 수신하는 플로팅 게이트를 가지는 제2트랜지스터 203로 이루어지며, 상기 제1,2트랜지스터의 각각의 플로팅 게이트 단자와 콘트롤 게이트 단자끼리는 돌출 콘택으로써 각기 서로 연결되어 있다. 여기서, 상기 제1,2트랜지스터는 상기 상위 또는 하위 메모리 셀 스트링(200,240)내의 메모리 셀 트랜지스터와 동일한 구조로서 제조된 후 상기 돌출 콘택을 통해 연결됨을 특징으로 한다. 즉, 기준 비트라인 셀내의 트랜지스터의 플로팅 게이트 단자는 각 제어 게이트 단자와 셀 어레이 외부에서 돌출 콘택(Butting Contact; control gate poly to floating poly contact)을 이용하여 전기적으로 연결함으로써 스트링 내의 메모리 셀과 동일한 프로세서를 사용하되 특성은 노말 인헨스먼트(Enhancement)트랜지스터의 동작특성과 같도록 하였다.
따라서, 상기 제1,2트랜지스터는 상기한 특성을 가지도록 제3도에 도시된 바와 같은 구조를 가지고 있다.
또한, 상기 제1,2트랜지스터의 게이트단자들은 각기 선택된 메모리 셀의 게이트에 입력되는 워드라인 제어신호와 동일한 싯점에서 인에이블 되도록 제어된다. 그러기 위해 제1,2제어신호(RSLt, RSLb) 및 일정한 전위를 계속 유지하도록 설게된 특정 기준전압(Vref)을 상기 게이트단자들에 인가한다. 이 경우에 언제나 상기 제1,2제어신호는 서로 반대의 논리레벨을 가지는 전압신호로서 제공된다. 여기서, 상기 기준 비트라인셀에서 제공되는 기준전위는 기준 비트라인 셀을 구성하고 있는 각 트랜지스터의 사이즈와 그의 게이트에 인가되는 특정 전압의 레벨을 통해 쉽게 조정될 수 있다.
따라서, 상기한 바와 같이 본 발명에서는 각 기준 비트라인 셀을 구성하는 트랜지스터의 갯수를 종래보다 7개정도 줄일 수 있고(종래에는 9개, 본발명에서는 2개), 오픈 비트라인 구조를 채용함에 의해 각 단위 메모리 셀 스트링마다 스위칭용으로 필요했던 디플리션 트랜지스터를 제거할 수 있는 이점이 있다. 따라서, 종래의 메모리에 비해 셀 어레이의 면적을 크게 감소시킬 수 있게된다. 또한, 기준 비트라인 셀을 구성하고 있는 트랜지스터의 플로팅 게이트 폴리를 콘트롤 게이트 폴리단자와 연결하여 플로팅 게이트단자를 제거하는 것에 의해 셀 동작(리드, 소거, 프로그램 등)에 따른 기준 셀의 동작특성 변화(문턱전압의 시프팅, 포화 전류 변화등)를 억제시킬 수 있어 안정된 메모리 동작을 보장할 수 있는 효과가 있다.
이상에서 본 발명에 따른 기준 비트라인 셀은 설명되고 개시되어 졌다.

Claims (12)

  1. 제1,2인버터가 교차연결되어 이루어진 데이타 레지스터를 중심으로 하나의 비트라인에 대칭적으로 연결된 상위 및 하위 메모리 셀 스트링을 가지는 불휘발성 반도체 메모리 장치의 기준 비트라인 셀 회로에 있어서: 상기 데이타 레지스터의 상기 제1인버터의 입력단이 상기 비트라인에 연결되는 제1접속점과 접지단간에 연결되어 상기 하위 메모리 셀 스트링이 선택될때 인가되는 제1제어신호에 응답하여 상기 제1접속점에 기준전위를 제공하는 상위 기준 비트라인 셀부와; 상기 데이타 레지스터의 상기 제2인버터의 입력단이 상기 비트라인에 연결되는 제2접속점과 접지단간에 연결되어 상기 상위 메모리 셀 스트링이 선택될때 인가되는 제2제어신호에 응답하여 상기 제2접속점에 기준전위를 제공하는 하위 기준 비트라인 셀부를 가짐을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 상위 기준비트라인 셀부는 상기 제1접속점에 드레인 단자가 연결되고 콘트롤 게이트 단자로는 상기 제1제어신호를 수신하는 플로팅 게이트를 가지는 제1트랜지스터와, 상기 제1트랜지스터의 소오스단자에 드레인 단자가 연결되고 소오스 단자가 상기 접지단에 연결되며 콘트롤 게이트 단자로는 미리 설정된 기준전압을 수신하는 플로팅 게이트를 가지는 제2트랜지스터로 이루어지며, 상기 제1,2트랜지스터의 각각의 플로팅 게이트 단자와 콘트롤 게이트 단자끼리는 돌출 콘택으로써 각기 서로 연결된 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 상기 하위 기준비트라인 셀부는 상기 제2접속점에 드레인 단자가 연결되고 콘트롤 게이트 단자로는 상기 제2제어신호를 수신하는 플로팅 게이트를 가지는 제1트랜지스터와, 상기 제1트랜지스터의 소오스단자에 드레인 단자가 연결되고 소오스 단자가 상기 접지단에 연결되며 콘트롤 게이트 단자로는 미리 설정된 기준전압을 수신하는 플로팅 게이트를 가지는 제2트랜지스터로 이루어지며, 상기 제1,2트랜지스터의 각각의 플로팅 게이트 단자와 콘트롤 게이트 단자끼리는 돌출 콘택으로써 각기 서로 연결된 것을 특징으로 하는 회로.
  4. 제2항에 있어서, 상기 제1,2트랜지스터는 상기 상위 또는 하위 메모리 셀 스트링 내의 메모리 셀 트랜지스터와 동일한 구조로서 제조된 후 상기 돌출 콘택을 통해 연결됨을 특징으로 하는 회로.
  5. 제3항에 있어서, 상기 제1,2트랜지스터는 상기 상위 또는 하위 메모리 셀 스트링 내의 메모리 셀 트랜지스터와 동일한 구조로서 제조된 후 상기 돌출 콘택을 통해 연결됨을 특징으로 하는 회로.
  6. 제4항 또는 제5항에 있어서, 상기 제1,2트랜지스터들은 각기 동작시 인헨스먼트 트랜지스터의 동작 특성을 가짐을 특징으로 하는 회로.
  7. 제1항에 있어서, 상기 제1,2제어신호는 서로 반대의 논리레벨을 가지는 전압으로서 제공됨을 특징으로 하는 회로.
  8. 제1항에 있어서, 상기 제1접속점에 제공되는 기준전위는 상기 제2접속점에 제공되는 기준전위와 실질적으로 동일한 전압레벨임을 특징으로 하는 회로.
  9. 반도체 기판의 일표면위에 형성된 다수의 셀 유닐의 어레이를 가지며; 각 셀 유닐은 스트링 선택 트랜지스터 및 적어도 하나의 메모리 트랜지스터를 가지며; 상기 메모리 트랜지스터는 상기 반도체기판에 형성된 소오스 영역 및 드레인 영역과, 상기 두 영역사이의 채널영역과, 이 채널영역위에 절연되게 형성된 플로팅 게이트와, 이 플로팅게이트위에 절연되게 형성된 제어게이트로 구성되고; 각 메모리 트랜지스터의 제어게이트는 워드라인중 대응하는 워드라인과 접속되는 플래쉬 메모리에 있어서: 상위 및 하위로 대칭적 구조를 가지는 상기 셀 유닛간을 연결하는 하나의 비트라인에 제1,2인버터가 교차연결되어서 이루어진 데이타 레지스터와; 상기 데이타 레지스터의 상기 제1인버터의 입력단이 상기 비트라인에 연결되는 제1접속점과 접지단간에 연결되어 상기 하위의 셀 유닛의 상기 메모리 트랜지스터가 선택될때 인가되는 제1제어신호에 응답하여 상기 제1접속점에 기준전위를 제공하는 상위 기준비트라인 셀부와; 상기 데이타 레지스터의 상기 제2인버터의 입력단이 상기 비트라인에 연결되는 제2접속점과 접지단간에 연결되어 상기 상위의 셀 유닛의 메모리 트랜지스터가 선택될때 인가되는 제2제어신호에 응답하여 상기 제2접속점에 기준전위를 제공하는 하위 기준비트라인 셀부를 가짐을 특징으로 하는 플래쉬 메모리.
  10. 제9항에 있어서, 상기 상위 기준비트라인 셀부는 상기 제1접속점에 드레인 단자가 연결되고 콘트롤 게이트 단자로는 상기 제1제어신호를 수신하는 플로팅 게이트를 가지는 제1트랜지스터와, 상기 제1트랜지스터의 소오스단자에 드레인 단자가 연결되고 소오스 단자가 상기 접지단에 연결되며 콘트롤 게이트 단자로는 미리 설정된 기준전압을 수신하는 플로팅 게이트를 가지는 제2트랜지스터로 이루어지며, 상기 제1,2트랜지스터의 각각의 플로팅 게이트 단자와 콘트롤 게이트 단자끼리는 돌출 콘택으로써 각기 서로 연결된 것을 특징으로 하는 플래쉬 메모리.
  11. 선택된 메모리 셀의 드레쉬홀드 전압차이에 의해 전이된 비트라인 전위와 기준 비트 라인 전위와의 비교를 통해 데이타를 억세스하는 오픈 비트 라인구조의 낸드 타압 플래쉬 메모리 장치에 있어서: 상기 기준 비트 라인 전위를 만들어 내는 기준비트라인 셀은 다수개의 플로팅 게이트 트랜지스터를 기준 비트 라인과 접지사이에 직렬로 연결함으로써 그 구성을 이루고, 이의 기준 비트라인 전위 제어수단으로 특정 전압 레벨을 상기 게이트 단자중 하나에 인가함을 특징으로 하는 장치.
  12. 선택된 메모리 셀의 드레쉬홀드 전압차이에 의해 전이된 비트 라인 전위와 기준 비트 라인 전위와의 비교를 통해 데이타를 억세스하는 오픈 비트 라인구조의 난드 타이프 플래쉬 메모리 장치에 있어서: 기준 비트 라인 전위를 만들어 내는 기준 비트 라인 셀은 그 셀을 구성하고 있는 플로팅 게이트 트랜지스터의 플로팅 폴리 단자와 제어 게이트 폴리 단자를 셀 어레이 외부에서 서로 연결하여 사용함을 특징으로 하는 장치.
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