KR960001791B1 - 데이타 출력장치 - Google Patents

Abstract

내용 없음.

Description

데이타 출력장치

제1도는 종래의 와이드 비트 모스(Wide Bit Mode) 출력방식과 관련된 데이타 출력버퍼의 회로도.

제2a도 내지 제2c도는 종래의 데이타 출력버퍼가 동작할 때에 발생하는 전원선의 노이즈 시뮬레이션(Simulation)도.

제3도는 본 발명의 실시예에 따른 데이타 출력장치의 실시예를 도시한 회로도.

제4a도 및 제4b도는 본 발명의 데이타 출력장치가 동작할 때에 발생하는 전원선의 노이즈 시뮬레이션도.

* 도면의 주요부분에 대한 부호의 설명

11, 12, 32, 33 : 데이타 출력버퍼 31 : 데이타 검색회로

G1, G3, G5, G7 : 인버터 G2, G6 : 낸드게이트

G4, G8 : 노어게이트

T1, T2, Q1, Q2 : 풀-업 피모스형 트랜지스터

T3, T4, Q3, Q4 : 풀-다운 엔모스형 트랜지스터

본 발명은 반도체 기억소자의 다비트 데이타 출력장치(Multi-bit Data Output Circuit)에 관한 것으로, 특히, 동시에 두개 이상의 데이타 출력버퍼로 리드 데이타를 출력하는 경우에 발생하는 전원선의 노이즈(Noise)를 감소시키기 위하여 출력되는 리드 데이타를 검색하여 리드 데이타의 논리상태가 동일한 경우에는 두개 이상의 데이타 출력버퍼가 순차적으로 동작하여 데이타를 출력하고, 리드 데이타의 논리상태가 다른 경우에는 두개 이상의 데이타 출력버퍼가 동시에 동작하여 데이타를 출력할 수 있는 데이타 출력장치에 관한 것이다.

반도체 기억소자에서 리드 데이타가 출력되는 경우에는 데이타 출력버퍼에서의 기생적인 커패시턴스의 영향 또는 기타의 부수적인 요인으로 인하여 노이즈가 발생하게 되며, 특히 많은 양의 전류가 흐르는 경우에 있어서는 전원선 자체에서도 노이즈가 발생하게 된다.

전원선에서 노이즈가 발생되는 것은 단시간에 저항이 큰 전원선에 많은 양의 전류가 흘러서 저항에 의한 전압 강하가 생기므로, 이로 인하여 전원선에 노이즈가 생기고, 반도체 칩과 외부를 연결하는 경우에는 전원선이 가지고 있는 인덕턴스의 영향으로 전원선에 노이즈가 생기게 된다.

상기와 같은 전원선의 노이즈는 첫번째로 트랜지스터의 스위칭 포인트(Switching Pointing)를 변화시켜서 입력버퍼 등에서의 고전압레벨과 저전압레벨을 구분하는 능력을 변화시키므로 입력버퍼의 성능을 저하시키고, 두번째로 내부회로에서 미세한 신호를 센싱하는 경우에는 오동작을 유발하기도 하고, 세번째로 출력되는 데이타에 오실레이션(Oscilation) 현상을 일으켜, 데이타 출력속도를 저하시키는 등의 문제를 발생시킨다.

전원선의 노이즈는 전원선의 저항, 전원선에 존재하는 커패시턴스 등과 관련이 있으며, 이에 영향을 미치는 요소에는 단위 시간에 흐르는 전류, 단위 시간 동안의 전류 변화량 등이 있고, 이중에서 단위 시간 동안의 전류 변화량이 전원선의 노이즈에 미치는 영향은 매우 심각하다.

디램(Dynamic Random Access Memory : DRAM)소자에 있어서, 동작이 진행되는 동안에 전류가 많이 흐르는 대표적인 구단은 디램 셀의 데이타를 센싱하는 구간과, 데이타를 외부로 출력하는 구간이며, 실제적으로 가장 많은 양의 전류가 흐르는 구간은 디렘 센싱 구간이라고 볼 수 있는데, 이 영역에서는 전류의 흐름이 전원전압과 접지전압에서 동시에 일어나고, 디램소자의 내부에는 전원전압과 접지전압 사이에 많은 기생 커패시턴스가 존재함으로 두개의 전원선, 즉 전원전압과 접지전압의 노이즈는 서로 상쇄되어 노이즈의 양은 적어지고, 또 이 노이즈에 의한 입력버퍼에서의 문제는 두 전원선의 노이즈를 대칭으로 만드는 경우에는 별로 심각한 문제는 아니다.

그러나, 데이타를 외부로 출력하는 경우에 있어서는 전원전압과 접지전압 중에서 한 곳으로만 전류가 흐르게 되고, 소자 내부에 존재하는 전원전압과 접지전압 사이의 기생 커패시턴스로 인하여 두개의 전원선이 대칭적이 아닌 같은 방향으로 움직이게 됨으로 스태틱 타입의 입력버퍼 등에서는 스위칭 포인트의 변화와 같은 심각한 문제를 야기시키고, 또한 출력 전압레벨의 불안정성을 초래하여 출력 데이타의 안정성에도 나쁜 영향을 미친다.

특히, 디램소자가 발전하면서 동시에 많은 데이타를 출력하는 경우(×4, ×8, ×16와 같은 와이드 비트의 경우)에 있어서, 출력되는 데이타가 모두 동일한 논리 상태인 경우에는 전원선에서 발생되는 노이즈의 문제는 더욱 심각해 진다.

이하 종래의 데이타 출력버퍼를 제1도 및 제2도를 참조하여 설명한다.

제1도는 종래의 와이드 비트모드 출력방식과 관련된 데이타 출력버퍼의 회로도로서, 피모스형 풀-업 트랜지스터(M11, M13)와 엠모스형 풀-다운 트랜지스터(M12, M14)로 구성된 상보형 출력 드라이버를 포함하고 있으며, 메모리 셀로부터 리드된 데이타가 하이 데이타이면 PU1, PD1, PU2, PD2 신호가 논리 하이가 되므로 풀-업 트랜지스터(M11, M13)가 각각 턴-온되어 제1 및 제2출력단(DOUT1, DOUT2)에 전하를 공급하고, 메모리 셀로부터 리드된 데이타가 로우 데이타이면 PU1, PD1, PU2, PD2 신호가 논리 로우가 되므로 풀-다운 트랜지스터(M12, M14)가 각각 턴-온되어 출력단(DOUT1, DOUT2)의 전하를 그라운드로 방전시키게 된다.

제1도에서 설명한 종래의 방식으로, 제1데이타 출력버퍼(11)와 제2데이타 출력버퍼(12)를 통하여 동일한 하이 데이타를 출력하는 경우에는 노드 A와 노드 C가 거의 같은 시각에 논리 하이에서 논리 로우로 변하기 때문에, 하나의 데이타를 출력하는 경우에 비하여 전원선에 노이즈가 더 심하고, 제1데이타 출력버퍼(11)와 제2데이타 출력버퍼(12)가 각각 다른 상태의 데이타를 출력하는 경우에 비해서도 전원선의 노이즈가 심해지는 문제점이 있다. 제2a도 내지 제2c도는 종래의 데이타 출력버퍼가 동작할 때에 발생하는 전원선의 노이즈를 시뮬레이션한 결과를 도시한 것이다. 제2a도는 한개의 데이타 출력버퍼가 동작하는 경우의 전원선의 노이즈를 도시한 시뮬레이션도이다. 제2b도는 두개의 데이타 출력버퍼가 동작하며, 동일한 논리 상태의 데이타를 출력하는 경우 전원선의 노이즈를 도시한 시뮬레이션도로서, 제2a도의 경우에 비해 전원선에 더 큰 노이즈가 발생함을 알 수 있다. 제2c도는 두개의 데이타 출력버퍼가 동작하며, 다른 논리 상태의 데이타를 출력하는 경우 전원선의 노이즈를 도시한 시뮬레이션도로서, 전원전압과 접지전압 사이의 노이즈가 서로 상쇄되어 전원선의 노이즈가 감쇄된 것을 알 수 있다.

따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로, 두개 이상의 데이타 출력버퍼를 통하여 동일한 논리상태의 데이타가 출력되는 경우에는 데이타 출력버퍼를 순차적으로 동작시켜 동시에 많은 양의 전류가 흐름으로써, 전원선에 발생하는 노이즈를 감소시키고, 서로 다른 논리상태의 데이타가 출력되는 경우에는 두개 이상의 데이타 출력버퍼를 동시에 동작시켜 데이타를 출력할 수 있는 데이타 출력장치를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위하여, 본 발명은 입력라인으로부터의 제1입력 데이타의 논리 상태에 따라 선택적으로 구동되어 제1출력단으로 전원전압을 공급하는 제1풀-업 드라이버와, 상기 제1입력 데이타의 논리 상태에 따라 상기 제1풀-업 드라이버와 상호 보완적으로 구동되어 상기 제1출력단으로 접지전압을 공급하는 제1풀-다운 드라이버와, 상기 입력라인으로부터의 제2입력 데이타의 논리 상태에 따라 선택적으로 구동되어 제2출력단으로 상기 전원전압을 공급하는 제2풀-업 드라이버와, 상기 제2입력 데이타의 논리 상태에 따라 상기 제2풀-업 드라이버와 상호 보완적으로 구동되어 제2출력단으로 상기 접지전압을 공급하는 제2풀-다운 드라이버와, 상기 제1입력 데이타와 제2입력 데이타의 논리값이 동일한가를 검색하는 데이타 검색수단과, 상기 데이타 검색수단으로부터의 검색 결과에 따라 상기 제1풀-업 드라이버 및 제1풀-다운 드라이버가 각각 상기 제2풀-다운 드라이버 및 제1풀-업 드라이버와 함께 구동되도록 제어하고 상기 제1풀-업 드라이버 및 제1풀-다운 드라이버가 각각 상기 제2풀-업 드라이버 및 제2풀-다운 드라이버와 순차적으로 구동되도록 제어하는 제어수단으로 구성되는 것을 특징으로 하는 데이타 출력장치를 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다.

제3도는 본 발명의 실시예에 따른 데이타 출력장치의 회로도이다.

본 발명의 데이타 출력장치는 입력라인으로부터의 제1입력데이타(DOa)의 논리 상태에 따라 선택적으로 구동되어 제1출력단(DOUTa)으로 전원전압을 공급하는 제1피모스형 풀-업 트랜지스터(G3)와, 상기 제1입력 데이타(DOa)의 논리 상태에 따라 상기 제1피모스형 풀-업 트랜지스터(G3)와 상호 보완적으로 구동되어 상기 제1출력단(DOUTa)으로 접지전압을 공급하는 제1엔모스형 풀-다운 트랜지스터(G6)와, 상기 입력라인으로부터의 제2입력 데이타(DOb)의 논리 상태에 따라 선택적으로 구동되어 제2출력단(DOUTb)으로 상기 전원전압을 공급하는 제2피모스형 풀-업 트랜지스터(H2)와, 상기 제2입력 데이타(DOb)의 논리 상태에 따라 상기 제2피모스형 풀-업 트랜지스터(H2)와 상호 보완적으로 구동되어 제2출력단(DOUTb)으로 상기 접지전압을 공급하는 제2엔모스형 풀-다운 트랜지스터(H4)와, 상기 제1입력 데이타(DOa)와 제2입력 데이타(DOb)의 논리값이 동일한가를 검색하는 데이타 검색회로(31)와, 상기 데이타 검색회로(31)로부터의 검색 결과에 따라 상기 제1모피스형 풀-업 트랜지스터(G3) 및 제1엠모스형 풀-다운 트랜지스터(G6)가 각각 제2엔모스형 풀-다운 트랜지스터(H4) 및 제1피모스형 풀-업 트랜지스터(G3)와 함께 구동되도록 제어하고 상기 제1피모스형 풀-업 트랜지스터(G3) 및 제1엔모스형 풀-다운 트랜지스터(G6)가 각각 상기 제2피모스형 풀-업 트랜지스터(H2) 및 제2엔모스형 풀-다운 트랜지스터(H4)와 순차적으로 구동되도록 제어하는 제어회로로 구성된다.

상기 논리 검색회로(31)는 상기 제1입력 데이타(DOa)와 제2입력 데이타(DOb)의 논리상태가 모두 하이인가를 검색하기 위한 낸드게이트와, 상기 제1입력 데이타(DOa)와 제2입력데이타(DOb)의 논리상태를 모두 로우인가를 검색하는 노어게이트를 포함한다.

상기 제어회로는 상기 제1입력데이타(DOa)와 제2입력데이타(DOb)의 논리 비교상태에 따라 상기 제1피모스형 풀-업 트랜지스터(G3)의 구동을 제어하는 제3논리게이트와, 상기 제1입력데이타(DOa)와 제2입력 데이타(DOb)의 논리 비교상태에 따라 상기 제1엔모스형 풀-다운 트랜지스터(G6)의 구동을 제어하는 제4논리게이트와, 상기 제1입력데이타(DOa)와 제2입력데이타(DOb)의 논리 비교상태에 따라 상기 제2피모스형 풀-업 트랜지스터(H2)의 구동으르 제어하는 제5논리게이트와, 상기 제1입력데이타(DOa)와 제2입력데이타(DOb)의 논리 비교상태에 따라 상기 제2엔모스형 풀-다운 트랜지스터(H4)의 구동을 제어하는 제6논리게이트를 포함한다.

상기 제3논리게이트는 상기 논리 검색회로(31)의 낸드게이트의 출력신호를 반전하는 제1인버터와, 상기 제1입력데이타(DOa)의 진위데이타(PUa)를 입력하여 소정시간 지연하고 출력하는 직렬하는 직렬 접속된 4개의 인버터로 이루어진 제1지연회로(34)와, 상기 제1인버터의 반전신호와 상기 제1지연회로(34)의 출력신호를 논리 조합하는 제1낸드게이트(G1)와, 상기 제1입력데이타(DOa)의 진위데이타(PUa)를 반전하는 제2인버터와, 상기 제1낸드게이트(G1)의 출력신호와 상기 제2인버터의 반전신호를 논리 조합하는 제2낸드게이트(G2)를 포함한다.

상기 제4논리게이트는 상기 논리 검색회로(31)의 노어게이트의 출력신호를 반전하는 제3인버터와, 상기 제1입력데이타(DOa)의 보수데이타(PDa)를 입력하여 소정시간 지연하고 출력하는 직렬 접속된 4개의 인버터로 이루어진 제2지연회로(35)와, 상기 제3인버터의 반전신호와 상기 제2지연회로(35)의 출력신호를 논리 조합하는 제1노어게이트(G4)와, 상기 제1입력데이타(DOa)의 보수데이타(PDa)를 반전하는 제4인버터와, 상기 제1노어게이트(G4)의 출력신호와 상기 제4인버터의 반전신호를 논리 조합하는 제2노어게이트(G5)로 구성된다.

상기 제5논리게이트는 상기 제2입력데이타(DOb)의 진위데이타(PUb)를 반전하는 제5인버터와, 제1입력단자가 전원전압원에 접속되어 상기 전원전압원에 따른 하이신호와 상기 제5인터버의 반전신호를 논리조합하는 제3낸드게이트(H1)를 포함한다.

상기 제6논리게이트는 상기 제2입력데이타(DOb)의 보수데이타(PDb)을 반전하는 제6인버터와, 제1입력단자가 접지전압원에 접속되어 상기 접지전압원에 따른 로우신호와 제6인버터의 반전신호를 논리 조합하는 제3노어게이트(H1)를 포함한다.

상기와 같이 구성된 본 발명의 동작을 상세히 설명하면 다음과 같다.

상기 논리 검색회로(31)는 셀 어레이로부터 리드하여 데이타 출력버퍼를 통하여 출력하고자 하는 리드 데이타 DOa, DOb를 입력으로 하며, 노드 AA는 리드 데이타 DOa, DOb가 모두 하이상태인 경우에 논리 로우가 되고, 나머지의 경우에는 논리 하이가 되고, 노드 BB는 리드 데이타 DOa, DOb가 모두 로우상태인 경우에 논리 하이가 되고, 나머지의 경우에는 논리 로우가 된다.

제1데이타 출력버퍼(32)는 일정한 지연시간을 갖는 제1 및 제2지연회로(34, 35)를 포함하고 있으므로, 두개의 데이타 출력버퍼(32, 33)에 동일한 논리상태의 데이타가 출력되는 경우에는 제2데이타 출력버퍼(33)에 비해 일정시간 지연 후에 데이타 출력 드라이버(G3, G6)가 동작하여 데이타 출력단 DUOTa에 데이타를 전달하게 되고, 서로 다른 논리상태의 데이타가 출력되는 경우에는 상기 제1 및 제2지연회로(34, 35)의 지연시간에 상관없이, 제2데이타 출력버퍼(33)와 동일하게 동작하여 데이타를 출력하게 된다.

리드데이타 DOa, DOb에 의해 출력된 제1 및 제2데이타 출력버퍼(32, 33)의 진위의 리드 데이타 PUa, PUa는 대기시에는 논리 하이 값을 가지며, 하이 데이타를 출력하는 경우에는 논리 하이에서 논리 로우로 전이하게 되고, 보수의 리드 데이타 PDa, PDb는 대기시에는 논리 로우 값을 가지며, 로우 데이타를 출력하는 경우에는 논리 로우에서 논리 하이로 전이하게 되는 신호이다.

제1데이타 출력버퍼(32)의 리드 데이타 DOa와 제2데이타 출력버퍼(33)의 리드 데이타 DOb가 서로 다른 논리상태인 경우에는 데이타 검색회로(31)의 출력인 AA는 논리 하이, BB는 논리 로우상태가 되므로 제1데이타 출력버퍼(32)의 제1낸드게이트(G1)의 출력노드 N31는 논리 하이, 제1노어게이트(G4)의 출력노드 N32는 논리 하이상태를 유지하게 되어 제1데이타 출력버퍼(32)는 다수, 예를들어 4개의 인버터로 구성된 지연회로(34, 35)를 거치지 않은 진위의 리드 데이타 PUa, 보수의 리드 데이타 PDa가 각각 제1피모스형 풀-업 트랜지스터(G3) 및 제1엔모스형 풀-다운 트랜지스터(G6)의 게이트 노드 N33, N34에 전달되어 제1피모스형 풀-업 트랜지스터(G3) 및 제1엔모스형 풀-다운 트랜지스터(G6)를 동작시킴으로써, 제2데이타 출력버퍼(33)와 동시에 리드 데이타를 제1출력단 DUOTa에 출력하게 된다.

한편 제1데이타 출력버퍼(32)와 제2데이타를 출력버퍼(33)의 출력 데이타가 하이 데이타로 동일한 논리상태인 경우에는 데이타 검색회로(31)의 출력 AA, BB는 모두 논리 로우상태를 갖게 되고, 대기시에 논리 하이 상태로 있던 PUa, PUb 신호가 논리 로우상태로 전이하게 되면 제2데이타 출력버퍼(33)의 제2피모스형 풀-업 트랜지스터(H2) 및 제2엔모스형 풀-다운 트랜지스터(H4)의 게이트 노드 N35, N36은 논리 로우상태로 되어 제2피모스형 풀-업 트랜지스터(H2)를 턴-온시킴으로써, 제2출력단 DOUTb에 하이 데이타를 출력하게 된다. 그리고 제1데이타 출력버퍼(32)는 제1엔모스형 풀-다운 트랜지스터(G6)가 논리 로우상태인 PDa 신호에 의해 턴-오프되고, 논리 로우상태로 전이한 PUa 신호가 제1지연회로(34)에서 일정시간 지연되어 제1낸드게이트(G1)의 출력노드 N31를 논리 하이로 전이시키면 제1낸드게이트(G1)의 출력노드 N33이 논리 로우로 전이하여 제1피모스형 풀-업 트랜지스터(G3)를 턴-온시킴으로써, 제1데이타 출력단 DOUTa에 하이 데이타를 출력하게 된다.

또한, 리드 데이타 DOa, DOb가 로우상태로 상호 동일한 경우에는 데이타 검색회로(31)의 출력 AA, BB는 모두 논리 하이상태를 갖게 되고, 대기시에 논리 로우상태로 있던 PDa, PDb 신호가 논리 하이상태로 전이하게 되면, 제2데이타 출력버퍼(33)의 제2피모스형 풀-업 트랜지스터(H2) 및 제2엔모스형 풀-다운 트랜지스터(H4)의 게이트 노드 N35, N36은 논리 하이상태로 되어 제2엔모스형 풀-다운 트랜지스터(H4)를 턴-온시킴으로써, 제2출력단 DOUTb에 로우 데이타를 출력하게 된다. 그리고 제1데이타 출력버퍼(32)는 제1피모스형 풀-업 트랜지스터(G3)가 논리 하이상태인 PUa 신호에 의해 턴-오프되고, 논리 하이상태로 전이한 PDa 신호가 제2지연회로(35)에서 일정시간 지연되어 제2노어게이트(G5)의 출력노드 N34가 논리 하이로 전이하여 제1엔모스형 풀-다운 트랜지스터(G6)를 턴-온시킴으로써, 제1데이타 출력단 DOUTa에 로우 데이타를 출력하게 된다.

그러므로, 상기한 바와 같이 본 발명의 데이타 출력장치의 경우에 있어서는 제1데이타 출력버퍼(32)와 제2데이타 출력버퍼(33)의 출력 데이타가 서로 동일한 상태인 경우에는 제1데이타 출력버퍼(32)가 제2데이타 출력버퍼(33)에 비해 지연회로(34, 35)에서 PUa, PDa 신호가 지연되는 시간 동안 만큼 늦게 데이타 출력 동작을 하게 된다.

제4a도 및 제4b도는 본 발명에 따른 데이타 출력장치가 동작할 때 발생하는 전원선의 노이즈를 시뮬레이션한 결과를 도시한 도면이다.

제4a도는 두개의 데이타 출력버퍼가 동작하며, 동일한 데이타를 출력하는 경우의 전원선의 노이즈를 도시한 시뮬레이션도로서, 일정한 시간차를 가지고 동작하는 데이타 출력버퍼에 의해 전원선에서 발생하는 노이즈가 일정한 시간차를 유지하게 되므로 제2b도에 도시된 종래의 데이타 출력버퍼에 비해 전원선에 발생하는 노이즈가 감소함을 알 수 있다. 제4b도는 두개의 데이타 출력버퍼가 동작하며 서로 다른 논리상태의 데이타를 출력하는 경우의 전원선이 노이즈를 도시한 시뮬레이션도로서, 동시에 동작하는 데이타 출력버퍼에 의해 전원전압(Vcc)과 접지전압(Vss) 사이의 노이즈가 서로 상쇄되어 전원선의 노이즈가 감소된 것을 알 수 있다.

따라서 본 발명의 데이타 출력장치에 의하면, 두개의 리드 데이타를 검색한 후 상기 검색 데이타가 동일한 논리 상태인 경우에는 두개의 데이타 출력버퍼가 일정한 시간차를 가지고 순차적으로 동작하여 데이타를 출력하고, 상기 검색 데이타가 상이한 논리 상태인 경우에는 두개의 데이타 출력버퍼가 동시에 동작하여 데이타를 출력하는 장치를 사용하게 되면, 두개 또는 그 이상의 데이타 출력버퍼를 통해 데이타를 출력하는 경우에 심하게 발생하는 전원선의 노이즈 크기를 감소시켜서 내부회로중에서 노이즈의 영향을 받는 입력버퍼 등의 회로 특성을 향상시킬 수 있고, 데이타 출력 파형에서 발생하는 댐핑(Damping)에 의한 출력 데이타가 지연을 감소시킬 수 있는 효과를 얻게 된다.

Claims (3)

1. 입력라인으로부터의 제1입력 데이타의 논리 상태에 따라 선택적으로 구동되어 제1출력단으로 전원전압을 공급하는 제1풀-업 드라이버와, 상기 제1입력 데이타의 논리 상태에 따라 상기 제1풀-업 드라이버와 상호 보완적으로 구동되어 상기 제1출력단으로 접지전압을 공급하는 제1풀-다운 드라이버와, 상기 입력라인으로부터의 제2입력 데이타의 논리 상태에 따라 선택적으로 구동되어 제2출력단으로 상기 전원전압을 공급하는 제2풀-업 드라이버와, 상기 제2입력 데이타의 놀리 상태에 따라 상기 제2풀-업 드라이버와 상호 보완적으로 구동되어 제2출력단으로 구동되어 제2출력단으로 상기 접지전압을 공급하는 제2풀-다운 드라이버와, 상기 제1입력 데이타와 제2입력 데이타의 논리값이 동일한가를 검색하는 데이타 검색수단과, 상기 데이타 검색수단으로부터의 검색 결과에 따라 상기 제1풀-업 드라이버 및 제1풀-다운 드라이버가 각각 상기 제2풀-다운 드라이버 및 제1풀-업 드라이버와 함께 구동되도록 제어하고 상기 제1풀-업 드라이버 및 제1풀-다운 드라이버가 각각 상기 제2풀-업 드라이버 및 제2풀-다운 드라이버와 순차적으로 구동되도록 제어하는 제어수단으로 구성되는 것을 특징으로 하는 데이타 출력장치.
2. 제1항에 있어서, 상기 데이타 검색수단은 상기 제1입력 데이타와 제2입력데이타의 논리상태가 모두 하이인가를 검색하기 위한 낸드게이트와, 상기 제1입력 데이타와 제2입력데이타의 논리상태를 모두 로우인가를 검색하는 노어게이트로 구성되는 것을 특징으로 하는 데이타 출력장치.
3. 제1항에 있어서, 상기 제어수단은 상기 데이타 검색수단의 출력신호를 반전하는 제1인버터와, 상기 제1입력 데이타의 진위 데이타를 입력하여 소정시간 지연하여 출력하는 제1지연회로와, 상기 제1인버터의 반전신호와 상기 제1지연회로의 출력신호를 논리 조합하는 제1낸드게이트와, 상기 제1입력데이타의 진위 데이타를 반전하는 제2인버터와, 상기 제1낸드게이트의 출력신호와 상기 제2인버터의 반전신호를 논리 조합하는 제2낸드게이트를 구비하며, 상기 제1입력데이타와 제2입력데이타의 논리 비교상태에 따라 상기 제1풀-업 드라이버의 구동을 제어하는 제1논리게이트와 ; 상기 데이타 검색수단의 출력신호를 반전하는 제3인버터와, 상기 제1입력 데이타의 보수 데이타를 입력하여 소정시간 지연하여 출력하는 제2지연 회로와, 상기 제3인버터의 반전신호와 상기 제2지연회로의 출력신호를 논리 조합하는 제1노어게이트와, 상기 제1입력데이타의 보수 데이타를 반전하는 제4인버터와, 상기 제1노어게이트의 출력신호와 상기 제4인버터의 반전신호를 논리 조합하는 제2노어게이트를 구비하며, 상기 제1입력데이타와 제2입력데이타의 논리 비교상태에 따라 상기 제1풀-다운 드라이버의 구동을 제어하는 제2논리게이트와 ; 상기 제1입력데이타와 제2입력데이타의 논리 비교상태에 따라 상기 제2풀-업 드라이버의 구동을 제어하는 제3논리 게이트와 ; 상기 제1입력데이타와 제2입력데이타의 논리 비교상태에 따라 상기 제2풀-다운 드라이버의 구동을 제어하는 제4논리게이트로 구성되는 것을 특징으로 하는 데이타 출력장치.