KR0171732B1 - 모스 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 트랜지스터에 관한 것으로, 특히 게이트는 가장자리에서 하부의 소스/드레인과 중첩되어 형성되고, 소스/드레인 상부에 스페이서로 형성되는 전도막과 접촉되는 금속배선을 형성하여 금속배선과 소스/드레인과의 직접접속을 방지하는 트랜지스터 구조 및 그 제조방법에 관한 것이다.

Description

모스 트랜지스터 및 그 제조방법
제1도는 종래기술에 따라 형성된 모스 트랜지스터 단면도.
제2a도 내지 제2e도는 본 발명의 일 실시예에 따른 모스 트랜지스터 제조 공정 단면도.
제3도는 본 발명의 다른 실시예에 따라 형성된 모스 트랜지스터 단면도.
* 도면의 주요부분에 대한 부호의 설명
30 : 실리콘 기판 32 : 필드산화막
37 : 소스/드레인 접합 34, 38, 41 : 도핑된 폴리실리콘막
33, 35 : 산화막 40 : 게이트 산화막
44 : 알루미늄 금속배선
본 발명은 반도체 제조분야에 관한 것으로, 특히 모스 트랜지스터(MOSFET) 및 그 제조방법에 관한 것이다.
일반적으로, 금속막 예를 들면, 알루미늄막이 실리콘과 접하고 있을 때는 알루미늄은 어닐링중에 실리콘에 녹아 들어가게 되는데 실제의 경우 실리콘의 용해는 균일하게 일어나지 않고 어느 한정된 두, 세 점에서 일어나며, 스파이크 모양으로 실리콘 안으로 침투하는 현상을 스파이킹(spiking)현상이라 하며 이에 따라 만일 접촉하고 있는 곳에서 접합의 깊이가 작을 경우 알루미늄이 실리콘에 확산함에 따라 접합의 전기적 특성이 열화되고, 심할 경우 접합이 단락되는 문제점이 있다.
종래의 일반적인 모스 트랜지스터 구조 및 그 제조방법을 첨부된 도면 제1도를 참조하여 설명하면 다음과 같다. 도면 부호 1은 실리콘 기판, 2는 필드산화막, 3은 게이트 산화막, 4는 폴리실리콘막, 5는 소스/드레인 접합, 6, 7은 산화막, 8은 금속배선을 각각 나타낸 것이다.
도면에 도시된 바와 같이 모스 트랜지스터 구조를 이루기 위한 공정방법은 먼저, 실리콘 기판(1)에 P-웰과 활성영역을 설정하고 채널스탑 이온주입 후 필드산화막(2)을 형성하고, 게이트 산화막(3), 도핑된 폴리실리콘막(4)을 형성한 후 소정의 사진식각법으로 게이트 전극을 형성하며, 소스/드레인 접합(5)을 형성한 다음, 각 층의 절연을 위한 산화막(6, 7) 및 콘택홀 형성 후 소스/드레인 접합(5)과 직접적으로 접속되는 금속배선(8)을 형성하는 방법이다.
그러나, 이러한 종래의 모스 트랜지스터는 게이트 전극을 형성한 후 소스/드레인 접합을 형성함으로써 금속배선이 직접적으로 접합 영역과 접속되어 스파이킹 현상을 초래하게 되고, 이로 인해 얕은 접합(shallow junction)을 형성하기 어려운 문제점이 따랐다.
따라서, 본 발명은 금속배선과 소스/드레인 접합의 직접접속시의 문제점인 스파이킹 현상을 방지하여 얕은 접합을 형성할 수 있는 모스 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 모스 트랜지스터에 있어서, 반도체 기판; 상기 반도체 기판의 소정 부분에 제공되어 활성 영역을 정의하는 소자분리막; 상기 활성 영역에 제공되는 소스/드레인 접합 영역; 상기 소스/드레인 접합 영역에 접속된 콘택 패드; 및 상기 콘택 패드 상에 그 일부가 오버랩되는 게이트를 포함한다.
또한, 본 발명은 모스 트랜지스터 제조방법에 있어서, 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 제1단계; 상기 활성 영역과 절연되며, 적어도 게이트 형성 영역의 상기 반도체 기판을 노출시키는 제1전도막 패턴을 형성하는 제2단계; 상기 활성 영역에 소스/드레인 접합 영역을 형성하는 제3단계; 상기 제1전도막 패턴 측벽 부분에 제공되어 상기 소스/드레인 접합 영역과 상기 제1전도막 패턴을 접속하는 제2전도막 패턴을 형성하는 제4단계; 및 적어도 상기 제2전도막 패턴 상에 오버랩되는 게이트를 형성하는 제5단계를 포함한다.
이하, 본 발명의 바람직하고 용이한 실시를 위하여 그 실시예를 소개한다.
첨부된 도면 제2a도 내지 제2e도는 본 발명의 일 실시예에 다른 모스 트랜지스터 제조 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 제2a도에 도시된 바와 같이 실리콘 기판(30)의 소정 부분에 P-웰 이온주입 및 P+채널스탑 이온주입을 실시하고, 필드산화막(32)을 성장시킨다. 계속하여 전체구조 상부에 산화막(33), 도핑된 폴리실리콘막(34) 및 산화막(35)을 차례로 증착한 다음, 산화막(35), 도핑된 폴리실리콘막(34) 및 산화막(33)을 차례로 선택식각하여 게이트 형성 영역의 실리콘 기판(31)을 노출시킨다. 미설명 도면 부호 32는 P+채널스탑 이온주입 영역을 나타낸 것이다.
다음으로, 제2b도에 도시된 바와 같이 전체구조 상부에 포토레지스트를 도포하고, 이를 패터닝하여 예정된 소스/드레인 접합 영역의 실리콘 기판(31)을 노출시키는 포토레지스트 패턴(36)을 형성한 다음. 이를 이온주입 마스크로 사용하여 N+이온주입을 실시함으로써 소스/드레인 접합(37)을 형성한 상태의 단면도이다.
이어서, 제2c도에 도시된 바와 같이 포토레지스트 패턴(36)을 제거하고, 전체구조 상부에 200~500Å 두께의 도핑된 폴리실리콘막(38) 및 1500~2500Å 두께의 저온 증착 산화막(39)을 순차적으로 증착한 후, 저온증착 산화막(39) 및 도핑된 폴리실리콘막(38)을 비등방성 식각하여 도핑된 폴리실리콘막(34)의 패턴 측벽 스페이서를 형성하고, 문턱전압(VT) 조절을 위한 이온주입을 실시한다.
계속하여, 제2d도에 도시된 바와 같이 전체구조 상부에 게이트 산화막(40) 및 도핑된 폴리실리콘막(41)을 차례로 증착하고, 도핑된 폴리실리콘막(41) 및 게이트 산화막(40)을 선택식각하여 게이트 구조를 형성한다. 이때, 게이트 구조가 소스/드레인 접합(37)에 충분히 오버랩되도록 한다.
다음으로, 제2e도에 도시된 바와 같이 전체구조 상부에 층간절연막인 산화막(42)과 BPSG(BoroPhospho-Silicate Glass)막(43)을 차례로 증착하고, BPSG막(43), 산화막(42) 및 산화막(35)을 차례로 선택식각하여 도핑된 폴리실리콘막(34)의 일부를 노출시키는 콘택홀을 형성한 다음, 도핑된 폴리실리콘막(34)에 접속되는 알루미늄 금속배선(44)을 형성한다.
첨부된 도면 제3도는 본 발명의 다른 실시예에 따라 형성된 모스 트랜지스터 단면을 도시한 것으로, 게이트 구조를 게이트 산화막(40), 도핑된 폴리실리콘막(41) 및 실리사이드막(50) 구조로 형성한 것이다. 편의상 일 실시예의 도면 제2e도에 도시된 부분과 동일한 부분을 가리키는 도면 부호에 대해서는 제2e도와 같은 부호를 부여하였다.
이상에서 설명한 본 발명은 전술한 실시에 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 금속배선과 소스/드레인 접합의 직접접속을 피하여 스파이킹 현상을 방지함으로써 얕은 접합의 형성을 용이하게 하며, 소스/드레인 전극과 게이트 전극이 충분히 오버랩되도록 하여 반도체 소자의 전기적 특성 및 신뢰성 향상의 효과를 얻을 수 있다.

Claims (13)

  1. 모스 트랜지스터에 있어서, 반도체 기판; 상기 반도체 기판의 소정 부분에 제공되어 활성 영역을 정의하는 소자분리막; 상기 활성 영역에 제공되는 소스/드레인 접합 영역; 상기 소스/드레인 접합 영역에 접속된 콘택 패드; 및 상기 콘택 패드 상에 그 일부가 오버랩되는 게이트를 포함하는 모스 트랜지스터.
  2. 제1항에 있어서, 상기 콘택 패드와 접속된 금속배선을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  3. 제1항 또는 제2항에 있어서, 상기 콘택 패드가, 상기 소스/드레인 접합 영역과 직접적으로 접속되지 않으며, 그 일부가 상기 활성 영역 및 상기 소자분리막 상에 오버랩되어 제공되는 제1전도막 패턴과, 상기 제1전도막 패턴의 측벽에 제공되어 상기 소스/드레인 접합 영역과 상기 제1전도막 패턴을 접속하는 제2전도막 패턴을 포함하는 것을 특징으로 하는 모스 트랜지스터.
  4. 제1항 또는 제2항에 있어서, 상기 게이트가, 상기 소스/드레인 접합 영역에 실질적으로 완전히 오버랩되는 것을 특징으로 하는 모스 트랜지스터.
  5. 제1항 또는 제2항에 있어서, 상기 콘택 패드가, 폴리실리콘막을 포함하는 것을 특징으로 하는 모스 트랜지스터.
  6. 모스 트랜지스터 제조방법에 있어서, 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 제1단계; 상기 활성 영역과 절연되며, 적어도 게이트 형성 영역의 상기 반도체 기판을 노출시키는 제1전도막 패턴을 형성하는 제2단계; 상기 활성 영역에 소스/드레인 접합 영역을 형성하는 제3단계; 상기 제1전도막 패턴 측벽 부분에 제공되어 상기 소스/드레인 접합 영역과 상기 제1전도막 패턴을 접속하는 제2전도막 패턴을 형성하는 제4단계; 및 적어도 상기 제2전도막 패턴 상에 오버랩되는 게이트를 형성하는 제5단계를 포함하는 모스 트랜지스터 제조방법.
  7. 제6항에 있어서, 상기 제5단계 수행후, 전체구조를 덮는 층간절연막을 관통하여 상기 제1전도막 패턴에 접속되는 금속배선을 형성하는 제6단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  8. 제6항에 또는 제7항에 있어서, 상기 제2단계가, 상기 제1단계 수행후, 전체구조 상부에 제1절연막을 형성하는 제7단계; 상기 제1절연막 상부에 제1전도막을 형성하는 제8단계; 상기 제1전도막 상부에 제2절연막을 형성하는 제9단계; 및 상기 제2절연막, 상기 제1전도막 및 상기 제1절연막을 차례로 선택식각하여 상기 제1전도막 패턴을 패터닝하는 제10단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  9. 제8항에 있어서, 상기 제4단계가, 상기 제3단계 수행후, 전체구조 상부에 제2전도막을 형성하는 제10단계; 상기 제2전도막 상부에 제3절연막을 형성하는 제11단계; 및 상기 제3절연막 및 상기 제2전도막을 비등방성 식각하여 상기 제2전도막 패턴 측벽에 상기 제2전도막 패턴을 패터닝하는 제12단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  10. 제6항 또는 제7항에 있어서, 상기 게이트가, 차례로 적층된 게이트 산화막 및 폴리실리콘막으로 이루어진 것을 특징으로 하는 모스 트랜지스터 제조방법.
  11. 제6항 또는 제7항에 있어서, 상기 게이트가, 차례로 적층된 게이트 산화막 및 폴리실리콘막으로 구성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  12. 제6항에 또는 제7항에 있어서, 상기 게이트가, 차례로 적층된 게이트 산화막, 폴리실리콘막 및 실리사이드막으로 구성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  13. 제6항 또는 제7항에 있어서, 상기 제1및 제2전도막 패턴이, 폴리실리콘막을 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
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