KR100280528B1 - 반도체 장치의 내부배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 내부배선 형성방법에 관한 것으로, 종래 내부배선 형성방법은 드레인전극과 내부배선을 동시에 형성하고, 그 드레인전극과 외부배선을 연결하기 위한 플러그를 형성하여, 플러그 형성시 마스크의 오정렬이 발생할 수 있어, 반도체 장치의 신뢰성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판에 모스 트랜지스터를 제조하고 그 트랜지스터의 상부전면에 산화막을 증착하고 평탄화하여 상기 모스 트랜지스터의 게이트를 노출시킨 후, 노출된 게이트의 상부일부를 식각하는 단계와; 사진식각공정을 통해 상기 게이트와 소스의 사이에 위치한 게이트측벽의 높이를 낮춤과 아울러 상기 소스의 일부영역을 노출시키는 단계와; 상기 게이트, 노출된 게이트 측벽 및 소스의 상부에 내부배선을 형성하는 단계와; 상기 산화막을 제거하고, 소스의 상부일부영역 및 드레인의 상부전면에 실리사이드를 형성하고, 그 드레인의 상부에 형성된 실리사이드에 연결되는 드레인전극 및 그 드레인전극에 접속되는 외부배선을 형성하는 단계로 구성되어, 내부배선 형성과정 드레인전극형성과정을 분리하여 마스크의 오정렬이 발생함을 줄여 반도체 장치의 신뢰성을 향상시키는 효과와 아울러 게이트를 상대적으로 낮게 형성하고 텅스텐 패턴을 이용하여 그 낮은 게이트와 소스를 직접접속하여 게이트 저항을 낮춰 반도체 장치의 특성을 향상시키는 효과가 있다.
Description
본 발명은 반도체 장치의 내부배선 형성방법에 관한 것으로, 특히 질화막측벽이 형성된 게이트의 상부일부를 식각하고, 그 게이트상부와 소스 또는 드레인을 연결하는 텅스텐 패턴을 형성하여 게이트 저항을 줄이는데 적당하도록 한 반도체 장치의 내부배선 형성방법에 관한 것이다.
일반적으로, 반도체 장치는 구현하는 회로의 특성에 따라 소자와 소자간 또는 동일소자의 특정영역을 전기적으로 연결해야 하며, 이는 외부의 전기적인 신호를 인가받거나, 외부로 전기적인 신호를 출력하는 배선과는 구분된다. 이와 같이 보통 소자와 소자를 연결하거나, 동일 소자의 특정영역을 연결하는 배선을 보통 로컬 인터코넥션(local interconnection) 또는 내부배선이라 하며, 이와 같은 종래 반도체 장치의 내부배선 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1d는 종래 반도체 장치의 내부배선 제조공정 수순단면도로서, 기판(1)의 상부에 게이트(2), 소스(3), 드레인(4), 측벽(5)을 포함하는 모스 트랜지스터를 제조하고, 그 게이트(2), 소스(3) 및 드레인(4)의 상부에 실리사이드(6)를 형성한 후, 상기 구조의 전면에 산화막(7)을 증착하는 단계(도1a)와; 사진식각공정을 통해 상기 산화막(7)에 상기 소스(3)와 게이트(2)의 상부에 형성한 실리사이드(6) 및 그 사이의 측벽(5)을 노출시키는 콘택홀을 형성함과 아울러 상기 드레인(4)의 상부에 형성한 실리사이드(6)를 노출시키는 콘택홀을 형성하고, 상기 두 콘택홀이 형성된 산화막(7)의 상부전면에 금속을 증착하고, 평탄화하여 상기 콘택홀 내에서 상기 게이트(2)와 소스(3)를 연결하는 내부배선(8)을 형성함과 아울러 상기 드레인(4)에 연결되는 드레인전극(9)을 형성하는 단계(도1b)와; 상기 산화막(7), 내부배선(8) 및 드레인전극(9)의 상부전면에 산화막(10)을 증착하고, 콘택홀을 형성하여 상기 드레인전극(9)을 노출시킨 후, 상기 콘택홀 내에 위치하는 플러그(11)를 형성하는 단계(도1c)와; 상기 산화막(10)과 플러그(11)의 상부전면에 금속을 증착하고 사진식각공정을 통해 패터닝하여 상기 플러그(11)에 접속되는 외부배선(12)을 형성하는 단계(도1d)로 구성된다.
이하, 상기와 같이 구성된 종래 반도체 장치의 내부배선 형성방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 게이트산화막과 다결정실리콘을 증착하고, 사진식각을 통해 상기 다결정실리콘과 게이트산화막을 패터닝하여 게이트(2)를 형성하고, 저농도 이온주입공정과 질화막 증착 및 식각공정, 고농도 이온주입공정을 통해 상기 게이트(2)의 측면에 위치하는 질화막 측벽(5)과 LDD(lightly doped drain) 소스(3) 및 드레인(4)을 형성한다. 즉, 모스 트랜지스터를 제조한다.
그 다음, 상기 모스 트랜지스터의 전면에 금속을 증착하고, 열처리하여 다결정실리콘 영역인 게이트(2)와 소스(3) 및 드레인(4)의 상부에 실리사이드(6)를 형성한다.
그 다음, 게이트(2), 소스(3) 및 드레인(4)의 상부에 실리사이드(6)가 형성된 모스 트랜지스터의 상부전면에 산화막(7)을 형성하고, 그 산화막(7)의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 포토레지스트 패턴을 형성한 후, 그 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로, 상기 산화막(7)에 두 개의 콘택홀을 형성한다. 이때, 두 콘택홀 각각은 상기 게이트(2)와 소스(3)의 상부에 형성한 실리사이드(6)의 일부와 그 사이의 측벽(5)을 노출시키고, 상기 드레인(4)의 상부에 형성된 실리사이드(6)를 노출시킨다.
그 다음, 상기 콘택홀이 형성된 산화막(7)의 상부전면에 베리어(BARRIER) 금속과 텅스텐을 순차적으로 증착한 후, 평탄화하여 상기 콘택홀 내에 위치하며 상기 게이트(2)와 소스(3)를 연결하는 내부배선(8)을 형성함과 아울러 상기 드레인(4)에 연결되는 드레인전극(9)을 형성한다.
그 다음, 도1c에 도시한 바와 같이 상기 산화막(7), 내부배선(8) 및 드레인전극(9)의 상부전면에 산화막(10)을 증착하고, 콘택홀을 형성하여 상기 드레인전극(9)을 노출시킨 후, 상기 콘택홀이 형성된 산화막(10)의 상부전면에 텅스텐을 증착하고, 평탄화하여 상기 콘택홀 내에 위치하는 플러그(11)를 형성한다.
그 다음, 도1d에 도시한 바와 같이 상기 산화막(10)과 플러그(11)의 상부전면에 금속을 증착하고 사진식각공정을 통해 패터닝하여 상기 플러그(11)에 접속되는 외부배선(12)을 형성한다.
상기한 바와 같이 종래 반도체 장치의 내부배선 형성방법은 내부배선과 드레인전극을 형성한 후, 상기 드레인전극과 외부배선의 연결을 위한 플러그를 형성하기 위해 산화막 증착 및 콘택홀 형성공정을 사용하여 공정단계가 많아짐과 아울러 그 플러그 형성을 위한 콘택홀 형성시 마스크의 오정렬(MISS ALIGN)이 발생할 수 있어 반도체 장치의 신뢰성이 저하되는 문제점과 아울러 게이트의 저항을 낮추기 위해 실리사이드를 형성하는 과정에서 반도체 장치의 모든 영역에 그 실리사이드가 균일하게 형성되지 않아 게이트 저항에 대한 신뢰성이 저하되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 내부배선과 드레인전극을 형성하는 과정을 분리하여 공정단계를 단순화하며, 게이트저항을 감소시키는 반도체 장치의 내부배선 형성방법을 제공함에 그 목적이 있다.
도1a 내지 도1d는 종래 반도체 장치의 내부배선 제조공정 수순단면도.
도2a 내지 도2f는 본 발명 반도체 장치의 내부배선 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:게이트
3:소스 4:드레인
5:측벽 6:실리사이드
7,10:산화막 8:내부배선
9:드레인전극 12:외부배선
상기와 같은 목적은 기판에 게이트, 게이트측벽, 소스 및 드레인을 포함하는 모스 트랜지스터를 제조하는 모스 트랜지스터 형성단계와; 상기 모스 트랜지스터의 상부전면에 산화막을 증착하고 평탄화하여 상기 모스 트랜지스터의 게이트를 노출시킨 후, 노출된 게이트의 상부일부를 식각하는 게이트 박막화단계와; 사진식각공정을 통해 상기 게이트와 소스의 사이에 위치한 게이트측벽의 높이를 낮춤과 아울러 상기 소스의 일부영역을 노출시키는 내부배선 위치설정단계와; 상기 게이트, 노출된 게이트 측벽 및 소스의 상부에 내부배선을 형성하는 내부배선 형성단계와; 상기 산화막을 제거하고, 소스의 상부일부영역 및 드레인의 상부전면에 실리사이드를 형성하고, 그 드레인의 상부에 형성된 실리사이드에 연결되는 드레인전극 및 그 드레인전극에 접속되는 외부배선을 형성하는 드레인전극 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명 반도체 장치의 내부배선의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 게이트(2), 소스(3) 및 드레인(4)과 측벽(5)을 포함하는 모스 트랜지스터를 형성하고, 그 모스 트랜지스터의 상부전면에 산화막(7)을 증착하고, 평탄화하여 상기 게이트(2)의 상부를 노출시키는 단계(도2a)와; 상기 노출된 게이트(2)의 상부일부를 식각하는 단계(도2b)와; 상기 게이트(2)와 소스(3)사이의 측벽(5)과 상기 소스(3)의 상부일부에 증착된 산화막(7)을 노출시키는 포토레지스트(PR) 패턴을 형성하고, 그 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 측벽(5)의 상부일부를 식각하여 측벽(5)의 높이를 낮추고, 상기 노출된 산화막(7)을 식각하여 그 하부의 소스(3)를 노출시키는 단계(도2c)와; 상기 산화막(7)과 노출된 소스(3) 및 게이트(2)의 상부전면에 텅스텐을 증착하고, 평탄화하여 상기 소스(3)와 게이트(2)를 연결하는 내부배선(8)을 형성하고, 상기 산화막(7)을 제거하는 단계(도2d)와; 상기 산화막(7)의 제거로 노출되는 소스(3)와 드레인(4)의 상부에 실리사이드(6)를 형성하는 단계(도2e)와; 상기 구조의 상부전면에 산화막(10)을 증착하고, 사진식각공정을 통해 상기 드레인(4)의 상부에 형성한 실리사이드(6)의 일부를 노출시키는 콘택홀을 형성하고, 그 콘택홀 내에 위치하는 드레인전극(9)을 형성하고, 상기 산화막(10)의 상부에 금속을 증착하고 패터닝하여 상기 드레인전극(9)에 접속되는 외부배선(12)을 형성하는 단계(도2f)로 구성된다.
이하, 상기와 같이 구성된 종래 반도체 장치의 내부배선 형성방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 게이트산화막과 다결정실리콘을 증착하고, 패터닝하여 게이트(2)를 형성하고, 저농도 불순물 이온주입, 질화막 증착 및 건식식각, 고농도 불순물 이온주입공정을 통해 상기 게이트(2)의 측면에 측벽(5)을 형성하고, LDD구조의 소스(3) 및 드레인(4)을 형성한다.
그 다음, 상기 게이트(2), 측벽(5), 소스(3) 및 드레인(4)의 상부전면에 산화막(7)을 증착하고, 평탄화하여 상기 게이트(2)의 상부면을 노출시킨다.
그 다음, 도2b에 도시한 바와 같이 상기 노출된 게이트(2)의 상부를 전체 게이트(2) 두께의 약 60%정도를 식각하여 게이트(2)의 두께를 종래에 비해 얇게 형성한다.
그 다음, 도2c에 도시한 바와 같이 상기 게이트(2)와 산화막(7)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 게이트(2)와 소스(3)의 사이에 위치하는 측벽(5)과 상기 게이트(2)에 인접한 소스(3)의 상부일부에 위치하는 산화막(7)을 노출시키는 포토레지스트(PR) 패턴을 형성한다.
그 다음, 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 측벽(5)의 상부일부를 식각하여 측벽(5)의 높이를 낮추고, 상기 노출된 산화막(7)을 식각하여 그 하부에 위치하는 소스(3)의 일부를 노출시킨다.
그 다음, 도2d에 도시한 바와 같이 상기 산화막(7)과 노출된 소스(3) 및 게이트(2)의 상부전면에 베리어 금속과 텅스텐을 증착하고, 평탄화하여 상기 산화막(7)을 노출시켜 상기 소스(3)와 게이트(2)를 연결하는 내부배선(8)을 형성한다.
그 다음, 상기 산화막(7)을 제거하여 상기 소스(3)의 일부와 드레인(4)의 상부를 노출시킨다.
그 다음, 도2e에 도시한 바와 같이 상기 구조의 상부전면에 금속을 증착하고, 열처리하여 실리콘 영역인 상기 노출된 소스(3)와 드레인(4)의 상부에 실리사이드(6)를 형성한다.
그 다음, 도2f에 도시한 바와 같이 상기 구조의 상부전면에 산화막(10)을 증착하고, 사진식각공정을 통해 상기 드레인(4)의 상부에 형성한 실리사이드(6)의 일부를 노출시키는 콘택홀을 형성하고, 그 콘택홀 내에 위치하는 드레인전극(9)을 형성하고, 상기 산화막(10)의 상부에 금속을 증착하고 패터닝하여 상기 드레인전극(9)에 접속되는 외부배선(12)을 형성한다.
상기한 바와 같이 본 발명은 내부배선 형성과정 드레인전극형성과정을 분리하여 마스크의 오정렬이 발생함을 줄여 반도체 장치의 신뢰성을 향상시킴과 아울러 공정을 단순화하는 효과가 있으며, 게이트를 상대적으로 낮게 형성하고 텅스텐 패턴을 이용하여 그 낮은 게이트와 소스를 직접접속하여 게이트 저항을 낮춰 반도체 장치의 특성을 향상시키는 효과가 있다.
Claims (3)
- 기판에 게이트, 게이트측벽, 소스 및 드레인을 포함하는 모스 트랜지스터를 제조하는 모스 트랜지스터 형성단계와; 상기 모스 트랜지스터의 상부전면에 산화막을 증착하고 평탄화하여 상기 모스 트랜지스터의 게이트를 노출시킨 후, 노출된 게이트의 상부일부를 식각하는 게이트 박막화단계와; 사진식각공정을 통해 상기 게이트와 소스의 사이에 위치한 게이트측벽의 높이를 낮춤과 아울러 상기 소스의 일부영역을 노출시키는 내부배선 위치설정단계와; 상기 게이트, 노출된 게이트 측벽 및 소스의 상부에 내부배선을 형성하는 내부배선 형성단계와; 상기 산화막을 제거하고, 소스의 상부일부영역 및 드레인의 상부전면에 실리사이드를 형성하고, 그 드레인의 상부에 형성된 실리사이드에 연결되는 드레인전극 및 그 드레인전극에 접속되는 외부배선을 형성하는 드레인전극 형성단계로 이루어진 것을 특징으로 하는 반도체 장치의 내부배선 형성방법.
- 제 1항에 있어서, 상기 게이트 박막화단계에서 식각하는 게이트의 상부는 총 게이트의 두께에 60%에 해당하는 것을 특징으로 하는 반도체 장치의 내부배선 형성방법.
- 제 1항에 있어서, 상기 내부배선 형성단계는 상기 산화막, 게이트, 노출된 소스 및 상기 소스와 게이트사이에 노출된 측벽의 상부전면에 텅스텐을 증착하는 텅스텐 증착단계와; 상기 증착된 텅스텐을 평탄화하여 상기 산화막을 노출시키는 텅스텐 평탄화단계로 이루어진 것을 특징으로 하는 반도체 장치의 내부배선 형성방법.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20081027 Year of fee payment: 9 |
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