KR0169279B1 - 반도체장치 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000002955 isolation Methods 0.000 claims abstract description 17
- 238000000059 patterning Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 5
- 238000009499 grossing Methods 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 5
- 239000007769 metal material Substances 0.000 claims 2
- 239000007772 electrode material Substances 0.000 abstract description 24
- 230000003647 oxidation Effects 0.000 abstract description 7
- 238000007254 oxidation reaction Methods 0.000 abstract description 7
- 238000005498 polishing Methods 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 230000008859 change Effects 0.000 abstract description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 소자의 미세화에 수반해서 게이트 절연막의 박막화가 진행되는 MOS트랜지스터에 있어서, 게이트전극의 가공시에 기판까지 에칭되어 소자의 특성이 변화되는 것을 회피할 수 있도록 하는 것을 가장 중요한 특징으로 한다.
예컨대, P형 반도체기판(10)상에 먼저 소자분리용 산화막(11)을 선택산화법에 의해 형성하고, 다음에 열산화에 의해 게이트 산화막(12)을 형성한다. 이후, 상기 기판(10)의 소자분리용 산화막(11)에 의한 단차를 따라 n형 폴리실리콘을 재료로 하는 게이트 전극재료를 균일하게 퇴적시킨다. 그리고, 이 게이트전극재료의 상면을 예컨대 표면연마법에 의해 제거해서 평활화한 후, 레지스트를 마스크로 하는 이방성에칭에 의해 게이트전극(15)을 형성하는 구성으로 되어 있다.
Description
제1도는 본 발명의 실시예1에 따른 MOS트랜지스터의 구조를 개략적으로 나타낸 단면도.
제2도는 마찬가지로 MOS트랜지스터의 구조에 따른 각 공정의 개략을 설명하기 위해 나타낸 도면.
제3도는 본 발명의 실시예2에 따른 MOS트랜지스터의 제조공정의 개략을 설명하기 위해 나타낸 도면.
제4도는 본 발명의 실시예3에 따른 MOS트랜지스터의 제조공정의 개략을 설명하기 위해 나타낸 도면.
제5도는 종래 기술과 그 문제점을 설명하기 위해 나타낸 MOS트랜지스터의 구조에 따른 각 공정의 개략도이다.
* 도면의 주요부분에 대한 부호의 설명
12,20 : P형 반도체기판 11 : 소자분리용 산화막
12,22 : 게이트 산화막 13,23 : 게이트 전극재료
14,24 : 레지스트 15,25 : 게이트전극
16 : 확산영역 21 : 질화실리콘막
31 : 금속실리사이드층
[산업상의 이용분야]
본 발명은 예컨대 반도체기판상에 단차를 갖춘 MOS트랜지스터 등의 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그문제점]
주지한 바와 같이 MOS트랜지스터의 게이트 절연막은 LSI소자의 미세화에 수반하여 박막화가 진행되고 있다.
그러나, 종래의 MOS트랜지스터에 있어서는 게이트 절연막상에 게이트전극재료(도전층)가 퇴적되고, 그 전극재료를 패터닝함으로써 게이트전극이 형성된다.
제5도는 일반적인 MOS트랜지스터의 제조공정(게이트전극 가공)의 개략을 나타낸 것이다.
즉, 반도체기판(100)상에 소자분리영역(101), 게이트 절연막(102)이 각각 형성되고(동도(a)), 이들 소자분리영역(101) 및 게이트 절연막(102)을 매개로 게이트 전극재료(103)가 퇴적된다(동도(b)).
그후, 리소그래피에 의해 레지스트(104)를 패터닝하고(동도(c)), 이 레지스트(104)를 마스크로 하여 이방성에칭을 수행하는 것으로 게이트전극(105)의 형성이 수행된다(동도(d)).
그러나, 종래에는 소자분리영역(101)에 의한 하지(下地)단차가 있었기 때문에 이방성에칭 전의 단계에서 게이트 전극재료(103)의 외관상의 막두께에 실제의 퇴적막두께 보다도 두꺼운 영역(도시된 화살표 a 부근)이 존재한다.
이 때문에 게이트전극 가공시의 이방성에칭의 경우, 그 에칭량은 막두께가 최대로 되어 있는 영역의 게이트 전극재료(103)를 충분히 제거할 수 있도록 설정되지만, 게이트 전극재료(103)의 막두께가 얇은 영역에 대한 에칭은 그 만큼 충분하게 제거하는 것에 필요한 시간 보다도 길어지게 된다.
이 결과, 동도(d)에 나타낸 바와 같이 게이트 절연막(102)을 깍는 형태로 에칭이 진행되고, 이 오버에칭에 의해 하지(기판(100))에 파여진 부분(106)이 발생한 경우에는 MOS트랜지스터로서의 소자의 특성이 설계치와 크게 달라지게 된다.
이와 같은 현상은 소자의 미세화에 수반하여 게이트 절연막의 박막화에 따라 보다 현저하게 되는 것으로, 조급한 대책이 요망되고 있었다.
상기한 바와 같이 종래에는 소자의 미세화에 수반하여 게이트 절연막의 박막화에 의해 게이트전극의 가공시에 하지까지도 에칭하여 버리기 쉽기 때문에 그 대책이 급박하였다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 불필요하게 공정수를 증가시키지 않고서 반도체기판이 에칭되는 것을 간단하게 방지할 수 있어 소자의 특성이 변화하는 것을 용이하게 회피할 수 있는 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 반도체기판과; 이 반도체기판상의 단차부; 이 단차부의 상면상에 형성되고, 상면을 갖춘 제1도전막 및; 상기 반도체기판의 상면상에 형성되고, 상면을 갖춘 제2도전막을 구비하여 구성되고, 상기 제1도전막의 상기 상면과 상기 제2도전막의 상기 상면이 서로 동일 평면인 것을 특징으로 한다.
또한 본 발명에 따른 반도체장치의 제조방법은, 반도체기판상에 단차를 형성하는 제1공정과, 이 단차를 따라 도전층을 형성하는 제2공정, 상기 도전층의 상면을 평활화하는 제3공정 및, 이 평활화된 상기 도전층을 패터닝하는 제4공정을 구비하여 이루어진 것을 특징으로 한다.
또한 본 발명에 따른 반도체장치의 제조방법은, 반도체기판상에 단차를 갖추고서 소자분리영역을 형성하는 제1공정과, 상기 반도체기판의 표면에 MOS트랜지스터의 게이트 절연막을 형성하는 제2공정, 이 게이트 절연막이 형성된 상기 반도체기판상에 상기 단차에 따라 도전층을 퇴적하는 제3공정, 표면을 연마해서 상기 도전층의 상면을 평활화하는 제4공정 및, 이 평활화된 상기 도전층을 패터닝해서 게이트전극을 형성하는 제5공정으로 이루어진 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 상기한 수단에 의해 기판상에 퇴적된 도전층의 상면을 1평면내에 설정할 수 있도록 되기 때문에, 도전층이 충분하게 제거되는 시간에서 기판상의 모든 영역에 대해 에칭이 가능하게 되는 것이다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 실시예1을 상세히 설명한다.
제1도는 실시예1에 따른 MOS트랜지스터의 단면구조를 개략적으로 나타낸 것이다.
즉, 이 MOS트랜지스터는 예컨대 P형 반도체기판(10)상에 선택산화법에 의해 단차를 갖추고서 형성된 소자분리용 산화막(11; 소자분리영역), 열산화에 의해 형성되는 게이트 산화막(12; 게이트 절연막), n형 폴리실리콘을 재료로 이용하여 균일하게 퇴적된 게이트 전극재료의 상면을 표면연마법에 의해 제거해서 평활화한 후, 도시되지 않은 레지스트를 마스크로 하는 이방성에칭에 의해 형성되는 게이트전극(15; 도전층) 및, 인 등의 불순물의 이온주입에 의해 형성되는 소스, 드레인으로 되는 확산영역(16)을 갖춘 구성으로 되어 있다.
본 실시예의 경우 게이트전극재료의 상면의 높이가 1평면내로 되도록 가공한 후, 게이트전극(15)의 패터닝이 수행되도록 되어 있다.
다음에, 상기한 MOS트랜지스터의 제조방법에 대해 설명한다.
제2도는 상기한 실시예1에 따른 MOS트랜지스터의 제조공정의 개략을 나타낸 것이다.
예컨대, P형 반도체기판(10)상에 먼저 선택산화법에 의해 소자분리용 산화막(11)이 단차를 갖추고서 형성된 후, 게이트 산화막(12)이 열산화에 의해 형성된다(동도(a)).
이어서, 이 기판(10)상에 게이트전극을 형성하기 위한 n형 폴리실리콘을 재료로 하는 게이트전극재료(13)가 균일하게 퇴적된다(동도(b)).
상기 기판(10)상에 퇴적된 게이트전극재료(13)는 예컨대 표면연마법에 의해 그 표면이 서서히 제거되어 상면의 높이가 일정(1평면내)하게 되도록 가공된다(동도(c)).
즉, 반도체기판(10)상에는 소자분리용 산화막(11)에 의한 하지단차가 존재하기 때문에, 이에 따라서 게이트 전극재료(13)가 퇴적되는 것에 의해 발생하는 실제의 퇴적막두께 보다도 두꺼운 영역이 미리 충분하게 제거된다.
이에 따라 기판(10)상의 모든 영역에 대해 게이트전극을 패터닝하기 직전의 게이트 전극재료(13)의 막두께를 실제로 퇴적된 게이트 전극재료(13)의 두께와 동일하던가, 그 이하로 할 수 있게 된다.
따라서, 후의 게이트전극 가공시의 이방성 에칭의 경우의 에칭량을 게이트 산화막(12)상의 게이트 전극재료(13)의 두께가 충분하게 제거되는 시간으로 설정함으로써 오버에칭 없이, 즉 게이트 산화막(12)까지 깍아내어 하지로서의 기판(10)이 파여지거나 하는 것 없이 게이트전극의 형성이 가능하게 된다.
그후, 리소그래피에 의해 레지스트(14)가 패터닝되고, 이 레지스트(14)를 마스크로 하여 이방성에칭이 수행된다(동도(d)).
따라서, 게이트전극(15)이 형성되고, 더욱이 인 등의 불순물이 이온주입되어 소스, 드레인으로 되는 확산영역(16)이 형성됨으로써 상기 제1도에 나타낸 MOS트랜지스터가 만들어진다.
다음에, 본 발명의 다른 실시예에 대해 설명한다.
제3도는 실시예2에 따른 MOS트랜지스터의 제조공정의 개략을 나타낸 것이다.
예컨대, P형 반도체기판(20)상에 먼저 소자분리용 산화막으로서 기능하는 질화실리콘막(21)이 형성된다. 이 질화실리콘막(21)은 예컨대 기상성장법에 의해 퇴적된 질화실리콘을 이방성에칭에 의해 가공하는 것으로 형성된다.
이어서, 질화실리콘막(21)이 형성된 기판(20)상에 게이트 산화막(22)이 열산화에 의해 형성된다(이상, 동도(a)).
이후, 게이트전극을 형성하기 위해 n형 폴리실리콘을 재료로 하는 게이트전극재료(23)가 균일하게 퇴적된다(동도(b)).
따라서, 앞의 실시예와 마찬가지로 하여 예컨대 표면연마법에 의해 게이트전극재료(23)의 상면이 평활화되어 상면의 높이가 일정(1평면내)하게 되도록 가공된다.
그후, 리소그래피에 의해 레지스트(24)가 패터닝되고(동도(c)), 이 레지스트(24)를 마스크로 하여 이방성에칭이 수행됨으로써 동도(d)에 나타낸 바와 같이 게이트전극(25)이 형성된다.
그리고, 마지막으로 인 등의 불순물이 이온주입되어 소스, 드레인으로 되는 확산영역(도시되지 않았음)이 형성되어 MOS트랜지스터가 만들어진다.
또한, 게이트전극(25)은 1종류의 금속(여기서는 n형 폴리실리콘)으로 이루어진 것에 한정되지 않고, 예컨대 2종류의 금속으로 이루어진 게이트전극을 갖춘 MOS트랜지스터등에도 적용할 수 있다.
제4도는 n형 폴리실리콘을 재료로 하는 게이트 전극재료(23)와 금속실리사이드층(31; 예컨대, Ti)으로 이루어진 게이트전극(25)을 갖춘 MOS트랜지스터를 나타낸 것이다.
이 경우에도, 게이트 전극재료(23)의 상면을 평활화한 후, 그 상부에 금속 실리사이드층(31)을 형성하는 것으로 마찬가지로 실시 가능하다.
상기한 바와 같이 기판상에 퇴적된 도전층의 상면을 1평면내에 설정할 수 있도록 하고 있다.
즉, 기판상에 퇴적된 게이트 전극재료의 하지단차에 의한 실제의 퇴적막두께 보다도 두꺼운 영역을 게이트전극의 패터닝전에 제거하도록 하고 있다. 이에 따라 이방성에칭시의 에칭량을 실제로 퇴적된 도전층의 두께가 충분하게 제거되는 시간, 또는 그 이하로 할 수 있어 이 에칭량에 의해 기판상의 모든 영역에 대한 에칭이 가능하게 된다. 따라서, 평활화라는 하나의 공정을 증가 하는 것 만으로 게이트전극의 가공시에 오버에칭에 의해 게이트절연막까지 에칭되어 하지의 기판이 파여진다는 결함을 간단하게 방지할 수 있는 것이다.
더욱이, 게이트 전극재료의 표면을 연마에 의해 제거하도록 하고 있기 때문에 그 만큼 에칭에 걸리는 시간이 종래에 비해 짧아지게 되는 것이다.
또한, 상기 실시예에 있어서는 게이트 전극재료의 표면을 연마에 의해 평활화하는 경우에 대해 설명하였지만, 이에 한정되지 않고, 예컨대 게이트 전극 재료의 위에 레지스트를 형성해서 평활화시키는 것도 고려되지만, 이 경우 에칭을 위한 시간이 다소 길어지게 된다.
그 외, 본 발명의 요지를 이탈하지 않는 범위내에서 다양하게 변형하여 실시할 수 있음은 물론이다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 불필요하게 공정수를 증가하지 않고서 반도체기판이 에칭되는 것을 간단하게 방지할 수 있어 소자의 특성이 변화하는 것을 용이하게 회피할 수 있는 반도체장치 및 그 제조방법을 제공할 수 있다.
Claims (22)
- 반도체기판상에 단차를 형성하는 제1공정과, 이 단차를 따라 도전층을 형성하는 제2공정, 상기 도전층의 상면을 평활화하는 제3공정 및, 이 평활화된 상기 도전층을 패터닝하는 제4공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1공정에 의해 형성되는 단차가 소자분리영역인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제4공정에 의해 패터닝되는 도전층이 MOS트랜지스터의 게이트전극인 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판상에 단차를 갖추고서 소자분리영역을 형성하는 제1공정과, 상기 반도체기판의 표면에 MOS트랜지스터의 게이트 절연막을 형성하는 제2공정, 이 게이트 절연막이 형성된 상기 반도체기판상에 상기 단차에 따라 도전층을 퇴적하는 제3공정, 표면을 연마해서 상기 도전층의 상면을 평활화하는 제4공정 및, 이 평활화된 상기 도전층을 패터닝해서 게이트전극을 형성하는 제5공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판과; 이 반도체기판상의 단차부; 이 단차부의 상면상에 형성되고, 상면을 갖춘 제1도전막 및; 상기 반도체기판의 상면상에 형성되고, 상면을 갖춘 제2도전막을 구비하여 구성되고, 상기 제1도전막의 상기 상면과 상기 제2도전막의 상기 상면이 서로 동일평면인 것을 특징으로 하는 반도체장치.
- 제5항에 있어서, 상기 제1 및 제2도전막이 금속재료로 이루어진 것을 특징으로 하는 반도체장치.
- 반도체기판과; 이 반도체기판상의 단차부; 상기 반도체기판의 상면상에 형성된 도전막 및; 상기 단차부의 상면상에 형성된 다른 도전막을 구비하여 구성되고, 상기 도전막들이 평활화된 상면을 갖춘 도전층으로 이루어진 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 단차부가 소자분리막으로 이루어진 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 반도체기판의 상기 상면상의 상기 도전막이 MOS트랜지스터의 게이트전극을 포함하는 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 단차부가 메모리셀 어레이영역인 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 단차부상의 상기 도전막이 메모리 워드선을 단락하기 위한 배선으로 이루어진 것을 특징으로 하는 반도체장치.
- 제5항에 있어서, 단차 상면과 비단차 상면이 동일 평면이 아닌 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 단차 상면과 비단차 상면이 동일 평면이 아닌 것을 특징으로 하는 반도체장치.
- 단차 상면에 의해 특징지워지는 적어도 하나의 단차영역과, 비단차 상면에 의해 특징지워지는 적어도 하나의 비단차영역을 갖추고, 기판상에 형성된 제1층을 포함하는 반도체기판과; 제1단차영역의 단차 상면상에 직접 형성되고, 제1상면을 정의하는 제1도전막 및; 제1비단차영역의 비단차 상면상에 직접 형성되고, 제2상면을 정의하며, 제1 및 제2상면이 실질적으로 동일 평면으로 되는 제2도전막을 구비하여 구성된 것을 특징으로 하는 반도체장치.
- 제14항에 있어서, 상기 제1 및 제2도전막이 금속재료로 형성된 것을 특징으로 하는 반도체 장치.
- 단차 상면에 의해 특징지워지는 적어도 하나의 단차영역과, 비단차 상면에 의해 특징지워지는 적어도 하나의 비단차영역을 갖추고, 기판상에 형성된 제1층을 포함하는 반도체기판과; 제1비단차영역의 비단차 상면상에 직접 형성된 제1도전막 및; 제1단차영역의 단차 상면상에 직접 형성되고, 제1 및 제2도전막이 단일 평면화된 도전층을 패터닝 및 에칭함으로써 형성되는 제2도전막을 구비하여 구성된 것을 특징으로 하는 반도체장치.
- 제16항에 있어서, 제1단차영역이 소자분리영역을 포함하는 것을 특징으로 하는 반도체장치.
- 제16항에 있어서, 제13도전막이 MOS트랜지스터용 게이트전극을 포함하는 것을 특징으로 하는 반도체장치.
- 제16항에 있어서, 제1단차영역이 메모리셀 어레이영역을 포함하는 것을 특징으로 하는 반도체장치.
- 제16항에 있어서, 제2도전막이 대응하는 메모리 워드선을 단락하기 위한 적어도 하나의 배선을 포함하는 것을 특징으로 하는 반도체장치.
- 제14항에 있어서, 상기 제1층이 산화층으로 이루어진 것을 특징으로 하는 반도체장치.
- 제14항에 있어서, 상기 적어도 하나의 단차영역이 소자분리층을 형성하고; 상기 적어도 하나의 비단차영역이 게이트 절연층을 형성하는 것을 특징으로 하는 반도체장치.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8608493 | 1993-04-13 | ||
| JP93-86084 | 1993-04-13 | ||
| JP6068365A JPH06349826A (ja) | 1993-04-13 | 1994-04-06 | 半導体装置およびその製造方法 |
| JP94-68365 | 1994-04-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0169279B1 true KR0169279B1 (ko) | 1999-02-01 |
Family
ID=26409591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940007905A KR0169279B1 (ko) | 1993-04-13 | 1994-04-13 | 반도체장치 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5420462A (ko) |
| JP (1) | JPH06349826A (ko) |
| KR (1) | KR0169279B1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657229B1 (en) | 1996-05-28 | 2003-12-02 | United Microelectronics Corporation | Semiconductor device having multiple transistors sharing a common gate |
| US5854515A (en) * | 1996-07-23 | 1998-12-29 | Advanced Micro Devices, Inc. | Integrated circuit having conductors of enhanced cross-sectional area |
| JP3075211B2 (ja) * | 1996-07-30 | 2000-08-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5847462A (en) * | 1996-11-14 | 1998-12-08 | Advanced Micro Devices, Inc. | Integrated circuit having conductors of enhanced cross-sectional area with etch stop barrier layer |
| JPH10172969A (ja) | 1996-12-06 | 1998-06-26 | Nec Corp | 半導体装置の製造方法 |
| US6528888B2 (en) * | 1997-11-14 | 2003-03-04 | Texas Instruments Incorporated | Integrated circuit and method |
| KR100457407B1 (ko) * | 1997-12-30 | 2005-02-23 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
| TW429579B (en) * | 1999-08-23 | 2001-04-11 | Taiwan Semiconductor Mfg | Manufacturing method of inter-layer dielectric |
| JP2001338979A (ja) * | 2000-05-30 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2008103682A (ja) * | 2006-09-20 | 2008-05-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198780A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| US4879257A (en) * | 1987-11-18 | 1989-11-07 | Lsi Logic Corporation | Planarization process |
| JPH01138732A (ja) * | 1987-11-25 | 1989-05-31 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02156537A (ja) * | 1988-12-08 | 1990-06-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5200635A (en) * | 1988-12-21 | 1993-04-06 | Hitachi, Ltd. | Semiconductor device having a low-resistivity planar wiring structure |
| JPH02197130A (ja) * | 1989-01-26 | 1990-08-03 | Fujitsu Ltd | 配線パターンの形成方法 |
| JPH02291130A (ja) * | 1989-04-28 | 1990-11-30 | Fujitsu Ltd | 半導体装置 |
| NL8903158A (nl) * | 1989-12-27 | 1991-07-16 | Philips Nv | Werkwijze voor het contacteren van silicidesporen. |
| US5026666A (en) * | 1989-12-28 | 1991-06-25 | At&T Bell Laboratories | Method of making integrated circuits having a planarized dielectric |
| JP2519569B2 (ja) * | 1990-04-27 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5256892A (en) * | 1990-06-29 | 1993-10-26 | Nec Corporation | Semiconductor memory device wherein gate electrode thickness is greater in the memory cells than in the peripheral cells |
| JP2666549B2 (ja) * | 1990-09-27 | 1997-10-22 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JP2771057B2 (ja) * | 1991-10-21 | 1998-07-02 | シャープ株式会社 | 半導体装置の製造方法 |
| US5252516A (en) * | 1992-02-20 | 1993-10-12 | International Business Machines Corporation | Method for producing interlevel stud vias |
| US5422289A (en) * | 1992-04-27 | 1995-06-06 | National Semiconductor Corporation | Method of manufacturing a fully planarized MOSFET and resulting structure |
| US5411909A (en) * | 1993-02-22 | 1995-05-02 | Micron Technology, Inc. | Method of forming a planar thin film transistor |
| US5346587A (en) * | 1993-08-12 | 1994-09-13 | Micron Semiconductor, Inc. | Planarization of a gate electrode for improved gate patterning over non-planar active area isolation |
-
1994
- 1994-04-06 JP JP6068365A patent/JPH06349826A/ja active Pending
- 1994-04-12 US US08/226,338 patent/US5420462A/en not_active Expired - Lifetime
- 1994-04-13 KR KR1019940007905A patent/KR0169279B1/ko not_active IP Right Cessation
-
1995
- 1995-03-01 US US08/396,799 patent/US5602050A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06349826A (ja) | 1994-12-22 |
| US5420462A (en) | 1995-05-30 |
| US5602050A (en) | 1997-02-11 |
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