KR0154140B1 - 반도체소자의 소자분리막 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 일반적인 LOCOS 구조에서 질화막과 산화막을 식각한 후, 반도체기판을 등방성식각하고 제2질화막패턴을 형성시킨 다음, 소자분리산화막을 성장시킴으로써, 버즈빅을 억제하고 활성영역의 축소를 방지하여 공정마진을 향상시키는 기술이다.
Description
제1도 내지 제5도는 본 발명의 실시예로 반도체소자의 소자분리막 형성공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 3 : 산화막
5 : 제1질화막 7 : 감광막패턴
9 : 제2질화막 10 : 소자분리산화막
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 일반적인 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라함) 구조에서 질화막과 산화막을 식각한 후, 반도체기판을 등방성식각하고 제2질화막패턴을 형성시킨 다음, 소자분리산화막을 성장시킴으로써, 버즈빅(bird's beak)을 억제하고 활성영역의 축소를 방지하여 공정마진을 향상시키는 기술이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자의 크기(dimension)를 축소하는 것과, 소자간에 존재하는 분리영역(isolation region)의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 크기(memory cell size)를 결정하는 중요한 기술이라고 할 수 있다.
소자분리막을 제조하는 기술로서는 LOCOS, 실리콘기판위에 산화막-다결정실리콘-질화막순으로 적층한 구조인 PBL(Poly - Buffered LOCOS, 이하에서 PBL 이라함), 트렌치(trench) 방법등이 있다.
종래기술에 의해 제조되는 LOCOS 구조의 소자분리막에서는 활성영역의 양단에 버즈빅이 형성되어 소자형성의 유효부분인 활성영역이감소되고, 또한 소자분리산화막이 실리콘 표면의 상부로 돌출되어 드러나게 되어 후속 패턴 형성을 위한 마스크 공정 및 에칭공정에서 표면의 굴곡으로 인해 정확도가 떨어지게 된다.
따라서, 본 발명에서는 소자형성 부분의 유효부분이 축소되는 것을 방지하기 위해 즉, 버즈빅이 형성되는 것을 방지하기 위해 질화막을 2회 형성시키고, 필드산화막이 실리콘 기판 위로 돌출되도록 드러나는 것을 방지하기 위해 실리콘 기판을 식각함으로써, 공정마진이 향상된 소자분리막을 제조하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명의 특징은, 실리콘기판 상부에 산화막 및 제1질화막을 증착하는 공정과, 상기 제1질화막 상부에 제1소자분리 마스크용 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 제1질화막과 산화막을 식각하여 제1질화막패턴과 산화막패턴을 형성하는 공정과, 노출된 실리콘기판의 일정두께를 식각하고 감광막패턴을 제거하는 공정과, 전체구조 상부에 제2질화막을 증착한후, 상기 소자분리 마스크용 감광막패턴보다 조금 더 큰 제2차소자분리 마스크용 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 노출된 제2질화막을 식각하여 상기 제1질화막패턴을 덮는 제2질화막패턴을 형성하는 공정과, 산화공정으로 노출된 실리콘기판을 산화시켜 토플로지가 완화된 소자분리산화막을 형성하는 공정을 포함하는데 있다.
이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.
제1도 내지 제5도는 본발명의 실시예로 반도체소자의 소자분리막 제조공정을 도시한 단면도이다.
제1도는 실리콘기판(1)상부에 산화막(3) 및 제1질화막(5)을 순차적으로 증착한 것을 도시한 단면도이다.
제2도는 상기 제1질화막(5)상부의 예정된 부분에 제1소자분리 마스크용 감광막패턴(7)을 형성한후, 상기 감광막패턴(7)을 마스크로하여 제1질화막(5)과 산화막(3)을 순차적으로 식각하여 제1질화막패턴(5')과 산화막패턴(3')을 형성한 것을 도시한 단면도이다.
제3도는 상기 감광막패턴(7)을 마스크로하여 실리콘기판(1)을 등방성식각한후, 감광막패턴(7)을 제거한 것을 도시한 단면도이다.
제4도는 제2질화막(도시안됨)을 전체구조상부에 증착한 후, 그 상부에 상기 제1소자분리 마스크용 감광막패턴(7)보다 조금 더 넓은 제2소자분리 마스크용 감광막패턴(도시안됨)을 형성한후, 노출되는 실리콘기판(1)상부에 증착된 제2질화막을 식각하여 제1질화막패턴(5')을 오버랩시키고 기판의 식각된 측벽을 감싸는 제2질화막패턴(9)을 형성한 다음, 상기 감광막패턴을 제거한 것을 도시한 단면도이다. 상기 제2질화막패턴(9)은 버즈빅의 성장을 억제시킨다.
제5도는 산화공정으로 제2질화막패턴(9)에 의해 노출된 실리콘기판(1)을 산화시켜 토플로지가 완화된 소자분리산화막(10)을 성장시킨 것을 도시한 단면도로서, 활성영역을 넓게 확보하고 평탄화된 표면을 갖는 것을 도시한다.
상기한 본 발명에 의하면, 실리콘기판을 식각한후 제2질화막을 증착하고 소자분리산화막을 성장시킴으로써, 버즈빅의 성장을 억제하여 활성영역의 축소를 방지하고, 표면을 평탄화시켜 후속공정을 용이하게하여 공정마진을 향상시킨다.
Claims (1)
- 실리콘기판 상부에 산화막 및 제1질화막을 순차적으로 증착하는 공정과, 상기 제1질화막 상부에 제1소자분리 마스크용 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 제1질화막과 산화막을 순차적으로 식각하여 제1질화막패턴과 산화막패턴을 형성하는 공정과, 노출된 실리콘기판의 일정두께를 식각하고 감광막패턴을 제거하는 공정과, 전체구조 상부에 제2질화막을 증착한후, 상기 소자분리 마스크용 감광막패턴보다 조금 더 큰 제2차소자분리 마스크용 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 노출된 제2질화막을 식각하여 상기 제1질화막패턴과 기판의 식각된 측벽을 덮는 제2질화막패턴을 형성하는 공정과, 산화공정으로 노출된 실리콘기판을 산화시켜 토플로지가 완화된 소자분리산화막을 형성하는 공정을 포함하는 반도체소자의 소자분리막 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930031873A KR0154140B1 (ko) | 1993-12-31 | 1993-12-31 | 반도체소자의 소자분리막 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930031873A KR0154140B1 (ko) | 1993-12-31 | 1993-12-31 | 반도체소자의 소자분리막 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021399A KR950021399A (ko) | 1995-07-26 |
| KR0154140B1 true KR0154140B1 (ko) | 1998-12-01 |
Family
ID=19374797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930031873A KR0154140B1 (ko) | 1993-12-31 | 1993-12-31 | 반도체소자의 소자분리막 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0154140B1 (ko) |
-
1993
- 1993-12-31 KR KR1019930031873A patent/KR0154140B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950021399A (ko) | 1995-07-26 |
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