KR960011859B1 - 반도체 소자의 필드 산화막 형성방법 - Google Patents

반도체 소자의 필드 산화막 형성방법 Download PDF

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Abstract

내용없음.

Description

반도체 소자의 필드 산화막 형성방법
제1도는 종래 방법에 따른 필드 산화막 제조 공정도,
제2도는 종래의 다른 방법에 따른 필드 산화막 제조 공정도,
제3도는 본 발명의 일 실시예에 따른 필드 산화막 제조 공정도,
제4도는 본 발명의 다른 실시예에 따른 필드 산화막 제조 공정도,
제5도는 본 발명의 또 다른 실시예에 따른 필드 산화막 제조 공정도,
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 패드산화막
3, 5 : 질화막 4 : 산화막
3', 5' : 스페이서 질화막 6 : 식각장벽막
8 : 스페이서용 증착막 9 : 필드 산화막
10 : 폴리실리콘막 A : 활성영역
d : 폴리실리콘막의 두께 또는 트렌치 깊이
본 발명은 웨이퍼에 형성되는 소자를 전기적으로 격리시키는 반도체 소자의 필드 산화막 형성방법에 관한 것이다.
일반적으로, 필드 산화막은 활성영역의 확보와 격리특성을 향상시키기 위하여 필드 산화막을 형성함에 있어, 고집적화에 적합한 좁은 면적과 실리콘 기판에 스트레스를 줄여 기판의 손상을 최소화하는 방향으로 발절해 오고 있다.
종래의 필드 산화막 형성방법을 제1도 내지 제2도를 참조하여 살펴보면, 도면에서 도면부호 1은 실리콘 기판, 도면부호 2는 패드산화막, 도면부호 3,5:질화막, 도면부호 4는 산화막, 도면부호 5'는 스페이서 질화막을 각각 나타낸다.
먼저, 제1a도 내지 제1b도를 통하여 종래의 필드 산화막 형성 방법중의 하나인 막대형(bar) 스페이서(spacer)를 사용한 필드 산화막 형성 방법을 살펴본다.
제1a도와 같이 실리콘 기판(1)에 패드산화막(2), 질화막(3)을 차례로 증착한다음에 상기 질화막(3)을 예정된 크기로 패턴하여 화학기상증착(CVD; Chemical Vapor Deposition)에 의한 질화막(5)을 형성한다.
그리고 제1b도와 같이 상기 질화막(5)을 스페이서 식각으로 스페이서 질화막(5')을 형성하고 필드 산화막을 형성하게 된다. 이때 상기 패드산화막(2)은 완전히 식각되지 않는 상태에서 필드 산화막 형성 공정이 수행되게 된다.
그러나 스페이서 형성에 따르는 질화막 식각시 상기 패드산화막의 일부도 식각해 내기 때문에 초기 질화막의 두께가 스페이서 식각을 수행한 후 줄어들어, 결과적으로 스페이서 식각을 한 후에 질화막의 두께가 얇아져서 산화 장벽이라는 역할과 필드 산화막의 버즈비크(birds beak)를 억제하는 역할을 충분히 수행하지 못한다. 또한 예정된 스페이서의 폭도 동시에 줄어들어 필드 산화막 형성시 스페이서 사용의 목적이 효과를 보지 못하는 문제점이 따랐다.
제2a도 내지 제2b도는 반도체 기판에 트렌치를 형성하여 소자격리를 하는 종래의 다른 방법에 따른 필드 산화막 형성 방법을 도시해 주고 있다.
먼저, 제2a도에서와 같이 실리콘 기판(1)에 패드산화막(2), 제1질화막(3), 화학기상증착에 따른 산화막(4)을 차례로 형성하고, 상기 산화막(4), 제1질화막(3)을 예정된 크기로 차례로 식각하여 전체구조 상부에 제2질화막(5)을 다시 형성한다.
이어서, 제2b도 같이 상기 제2질화막(5)을 스페이서 식각하여 스페이서 질화막(5')을 형성하여 이 스페이서 질화막(5')을 마스크로 하여 상기 패드산화막(2), 실리콘 기판(1)을 차례로 식각함으로써 깊이 d인 트렌치를 형성한다.
그리고, 트렌치 형성후에 소자의 격리를 위한 최종적인 필드 산화막을 형성하게 된다.
그러나 상기 종래의 트렌치 형성에 따른 필드 산화막 형성은 상기 제1 또는 제2질화막과 산화막의 식각율이 비슷하기 때문에 스페이서 식각이 되는 동안 질화막의 손실이 발생되기도 하며, 또한 트렌치 형성에 따르는 트렌치 깊이를 맞추는데 있어서도 트렌치 깊이를 타임에칭(time etching) 방법으로 조절해야 함으로 정확한 깊이를 만들 수 없는 문제점이 따랐다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 필드 산화막 형성공정에서 식각에 의해 발생하는 증착막의 예정된 두께의 변화를 막고, 반도체 기판에 형성되는 트렌치 깊이의 조절이 가능한 반도체 소자의 필드 산화막 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일실시예에 따른 본 발명의 필드 산화막 형성 방법은, 반도체 기판상에 패드산화막을 형성한 후, 제1질화막, 식각장벽막을 차례로 증착하는 단계와, 상기 제1질화막과 동일한 두께로 제2질화막을 증착하는 단계와, 필드 영역을 선정하여 예정된 크기로 상기 제2질화막, 식각장벽막을 차례로 식각하고 스페이서용 증착막을 증착하는 단계와, 스페이서 식각 방법으로 상기 스페이서용 증착막을 식각해 내려가면서 상기 제2질화막과 제1질화막을 동시에 식각하여 상기 패드산화막의 일부가 식각되게 함으로써 스페이서 질화막을 형성하는 단계와, 열산화 방법으로 필드 산화막을 형성하고 잔류되어 있는 제1질화막, 패드산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 필드 산화막 형성 방법은, 반도체 기판상에 패드산화막을 형성한 후, 폴리실리콘막, 제1질화막, 식각장벽막을 차례로 증착하는 단계와, 상기 제1질화막과 동일한 두께로 제2질화막을 증착하는 단계와, 필드영역을 선정하여 예정된 크기로 상기 제2질화막, 식각장벽막을 차례로 식각하고 스페이서용 증착막을 형성하는 단계와, 스페이서 식각방법으로 상기 스페이서용 증착막을 식각해 니려가면서 상기 제2질화막과 제1질화막을 동시에 식각하여 상기 폴리실리콘막의 일부가 식각되게 함으로써 스페이서 질화막을 형성하는 단계와, 열산화 방법으로 필드 산화막을 형성하고 잔류되어 있는 제1질화막, 폴리실리콘막, 패드산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한 본 발명의 또 다른 실시예에 따른 필드 산화막 형성 방법은, 반도체 기판상에 패드산화막을 형성한 후, 제1질화막을 증착하는 단계와, 이후 공정에서 반도체 기판에 형성될 트렌치 깊이 만큼의 두께로 폴리실리콘막을 증착하는 단계와, 상기 제1질화막의 증착된 두께와 동일하게 제2질화막을 차례로 증착하는 단계와, 필드 영역을 선정하여 예정된 크기로 상기 제2질화막, 폴리실리콘막을 차례로 식각하고 전체 구조 상부에 스페이서용 증착막을 형성하는 단계와, 스페이서 식각 방법으로 전체구조 상부에서부터 하부로 상기 패드산화막이 모두 식각될 때까지 식각하되 상기 잔류되어 있는 폴리실리콘막은 그대로 남게 하는 단계와, 상기 폴리실리콘막이 모두 제거될 때까지 식각해서 반도체 기판에 상기 잔류되어 있는 폴리실리콘막의 두께만큼의 트렌치 깊이를 형성하는 단계와, 열산화 방법으로 필드 산화막을 형성하고 잔류되어 있는 제1질화막, 패드산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
이하, 첨부된 도면 제3도 내지 제5도를 참조하여 본 발명에 따른 필드 산화막 형성 방법을 살펴보면 다음과 같다.
먼저, 일 실시예를 제3a도 내지 제3e도를 통하여 상세히 살펴본다.
제3a도에 도시된 바와 같이 실리콘 기판(31)상에 50∼300Å의 패드산화막(32), 1000∼2000Å의 제1질화막(33), 20∼500Å의 식각장벽막(34), 1000∼2000Å의 제2질화막(35)을 차례로 형성한다. 이때 상기 제1질화막(33)과 제2질화막(35)의 증착두께를 동일하게 형성하며, 상기 식각장벽막(34)은 폴리실리콘막 또는 CVD(Chemical Vapor Deposition; 이하 CVD라 칭함) 산화막으로 형성한다.
그리고, 제3b도와 같이 필드 영역을 선정하여 예정된 크기로 상기 제2질화막(35), 식각장벽막(34)을 차례로 식각하고 스페이서용 증착막(36)을 질화막 또는 CVD산화막 300∼1000Å으로 형성한다.
이어서, 제3c도와 같이 스페이서 식각방법으로 스페이서용 증착막(36)을 식각해 내려가면서 상기 제2질화막(35)과 제1질화막(33)을 동시에 식각함으로써 패드산화막(32)의 일부가 제거될 때까지 식각하여 스페이서 질화막(33')을 형성한 상태의 단면도로서, 상기 제1 및 제2질화막(33, 35)의 두께가 동일하기 때문에 식각장벽막(34)이 노출될 때까지 산화막 식각을 하면 활성영역의 질화막은 두께 손실이 발생하지 않는다.
이때 형성된 스페이서 질화막(33')은 질화막 그 자체이다.
계속해서, 제3d도와 같이 열산화 방법으로 필드 산화막(37)을 형성한다.
끝으로 제3e도에 도시된 바와 같이 잔류되어 있는 제1질화막(33), 패드산화막(32)을 제거한다.
그리고, 제4a도 내지 제4e도를 통하여 본 발명의 따른 다른 실시예를 상세히 살펴본다.
먼저, 제4a도에 도시된 바와 같이 실리콘 기판(41)상에 50∼300Å의 패드산화막(42), 200∼1000Å의 폴리실리콘막(43), 1000∼2000Å의 제1질화막(44), 1000∼2000Å의 식각장벽막(45), 1000∼2000Å의 제2질화막(46)을 차례로 증착한다.
제4b도와 같이 필드 영역을 선정하여 예정된 크기로 상기 제2질화막(46), 식각장벽막(45)을 차례로 식각하고 전체구조 상부에 스페이서용 증착막(47)을 CVD 산화막 또는 질화막으로 300∼1000Å 형성한다.
이어서, 제4c도와 같이 산화막 식각 방법으로 상기 스페이서용 증착막(47)을 식각해 내려가면서 상기 제2질화막(46)과 제1질화막(44)을 동시에 식각함으로써 상기 폴리실리콘막(48)의 일부가 식각되어 스페이서 질화막(44')을 형성한다. 이때 상기 제1 및 제2질화막(44, 46)의 두께가 동일하기 때문에 식각장벽막(45)이 노출될 때까지 스페이서 식각을 하면 활성영역상에 위치한 질화막은 두께 손실이 발생하지 않는다.
이어서, 제4d도와 같이 열산화 방법으로 피드 실리콘(48)을 형성한다.
끝으로 제4e도에 도시된 바와 같이 잔류되어 있는 제1질화막(44), 폴리실리콘막(43), 패드산화막(42)을 제거한다.
이어서, 본 발명에 따른 또 다른 실시예를 제5a도 내지 제5e도를 참조하여 상세히 살펴본다.
먼저, 제5a도에 도시된 바와 같이 실리콘 기판(51)상에 50∼300Å의 패드산화막(52), 1000∼2000Å의 제1질화막(53), 500∼1500Å의 폴리실리콘막(54), 1000∼2000Å의 제2질화막(55)을 차례로 증착하는데, 상기 제2질화막(55)의 증착 두께는 상기 제1질화막(53)의 증착된 두께와 동일하게 형성한다.
제5b도와 같이 필드영역을 선정하여 예정된 크기로 상기 제2질화막(55), 폴리실리콘막(54)을 차례로 식각하고 전체구조 상부에 스페이서용 증착막(56)을 CVD 산화막 또는 질화막으로 300∼1000Å 형성한다.
계속하여, 제5c도와 같이 스페이서 식각방법으로 상기 스페이서용 증착막(56)을 식각하는데 패드산화막(52)이 모두 제거될 때까지 식각한다. 이때 폴리실리콘막(53)이 잔류되어 그대로 존재한다.
이후, 제5d도와 같이 잔류되어 있는 폴리실리콘막(53)이 모두 제거될 때까지 식각하면 실리콘 기판(51)에 폴리실리콘막(53)의 두께 d인 트렌치 깊이가 500∼1500Å으로 형성되게 된다.
제5e도와 같이 열산화 방법으로 필드 산화막(57)을 형성하고 잔류되어 있는 제1질화막(53), 패드산화막(52)을 제거한다.
상기와 같이 이루어지는 본 발명은 예정된 스페이서 형성 공정을 예정된 대로 정확하게 할 수 있으며, 또한 스페이서 형성시 질화막 손실이 발생되는 문제점을 해결하고, 트렌치 깊이를 정확하게 조절가능 함으로써 고집적 반도체 소자의 격리특성이 양호한 필드 산화막을 형성할 수 있는 효과가 있다.

Claims (7)

  1. 반도체 소자의 필드 산화막 형성방법에 있어서, 반도체 기판상에 패드산화막을 형성한 후, 제1질화막, 식각장벽막을 차례로 형성하는 단계와, 상기 제1질화막과 동일한 두께로 제2질화막을 형성하는 단계와, 필드영역 부위의 상기 제2질화막, 상기 식각장벽막을 차례로 선택식각하고 스페이서용 증착막을 형성하는 단계와, 스페이서 식각방법으로 상기 스페이서용 증착막을 식각해 내려가면서 상기 패드산화막의 일부가 식각될 때까지 상기 제2질화막과 제1질화막을 동시에 식각하는 단계와, 열산화 방법으로 필드 산화막을 형성하고 잔류되어 있는 제1질화막, 패드산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  2. 제1항에 있어서, 상기 패드산화막, 제1질화막, 식각장벽막의 두께는 각각 50∼300Å, 1000∼2000Å, 200∼500Å인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  3. 제1항에 있어서, 상기 식각장벽막은 폴리실리콘 또는 CVD 산화막중 어느 하나인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  4. 제1항에 있어서, 상기 스페이서용 증착막은 300∼1000Å의 두께의 CVD 산화막 또는 질화막중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  5. 반도체 소자의 필드 산화막 형성방법에 있어서, 반도체 기판상에 패드산화막을 형성한 후, 폴리실리콘막, 제1질화막, 식각장벽막을 차례로 형성하는 단계와, 상기 제1질화막과 동일한 두께로 제2질화막을 형성하는 단계와, 필드 영역 부위의 상기 제2질화막, 상기 식각장벽막을 차례로 선택식각하고 스페이서용 증착막을 형성하는 단계와, 스페이서 식각방법으로 상기 스페이서용 증착막을 식각해 내려가면서 상기 제2질화막과 제1질화막을 동시에 식각하는 단계, 폴리실리콘막의 일부가 식각될 때까지 스페이서 질화막을 형성하는 단계와, 열산화 방법으로 필드 산화막을 형성하고 잔류되어 있는 제1질화막, 폴리실리콘막, 패드산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  6. 제5항에 있어서, 상기 패드산화막, 폴리실리콘막, 제1질화막, 식각장벽막의두께는 각 50∼300Å, 200∼1000Å, 1000∼2000Å, 1000∼2000Å인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  7. 반도체 소자의 필드 산화막 형성방법에 있어서, 반도체 기판상에 패드산화막과, 제1질화막을 차례로 형성하는 단계와, 이후 공정에서 반도체 기판에 형성될 트렌치 깊이 만큼의 두께로 폴리실리콘막을 형성하는 단계와, 상기 제1질화막의 증착된 두께와 동일하게 제2질화막을 형성하는 단계와, 필드영역 부위의 상기 제2질화막, 폴리실리콘막을 차례로 식각하고 전체구조 상부에 스페이서용 증착막을 형성하는 단계와, 스페이서 식각방법으로 전체구조 상부에서부터 하부층으로 상기 패드산화막이 모드 식각될 때까지 식각하되 상기 잔류되어 있는 폴리실리콘막은 그대로 남게하는 단계와, 상기 폴리 산화막이 모두 제거될 때까지 반도체 기판에 상기 잔류되어 있는 폴리실리콘막의 두께 만큼의 트렌치 깊이를 형성하는 단계와, 열산화 방법으로 필드 산화막을 형성하고 잔류되어 있는 제1질화막, 패드산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
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