KR0163524B1 - 덮개형 패키지 몸체의 내측면에 도전성 패턴이 형성된 볼 그리드 어레이 패키지 - Google Patents

덮개형 패키지 몸체의 내측면에 도전성 패턴이 형성된 볼 그리드 어레이 패키지 Download PDF

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Abstract

본 발명은 덮개형 패키지 몸체의 양측 말단부가 연쇄회로기판과 접착되어 있고, 그 덮개형 패키지 몸체의 내측면에 도전성 패턴들이 형성되어 있으며, 반도체 칩과 인쇄회로기판이 전기적 연결이 덮개형 패키지 몸체의 내측면에 형성된 도전성 패턴들로 전기적 연결된 볼 그리드 어레이 패키지를 제공함으로써, 덮개형 패키지 몸체를 이용한 볼 그리드 어레이 패키지 제조공정중에서 와이어 본딩공정과 덮개형 패키지 몸체로 봉지하는 공정을 동시에 실시하여 공정을 단순화하는 효과를 나타낸다.

Description

덮개형 패키지 몸체의 내측면에 도전성 패턴이 형성된 볼 그리드 어레이 패키지
제1도는 종래 기술에 따른 금속덮개형 패키지 몸체를 갖는 볼 그리드 어레이(Ball Grid Array)패키지의 구조를 나타낸 단면도.
제2도는 본 발명에 따른 금속덮개형 패키지 몸체를 갖는 볼 그리드 어레이 패키지의 구조를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 인쇄회로기판 12,13,94 : 도전성 패턴
14 : 본딩패턴 20 : 접착제
30 : 반도체 칩 32 : 본딩패드
40 : 금선 50,80 : 금속덮개형 패키지 몸체
60 : 에폭시 봉지재 70 : 솔더 볼
72 : 솔더 레지스트 90 : 플랙시블 써킷(flexible circuit)
92 : 폴리이미드 비전도성 소재
본 발명은 볼 그리드 어레이 패키지에 관한 것으로, 더욱 상세하게는 와이어 본딩과 덮개형 패키지 몸체 부착이 동시에 가능하도록 하기 위하여 덮개형 패키지 몸체의 내측면에 도전성 패턴이 형성되어 있으며, 그 도전성 패턴에 의해 반도체 칩과 인쇄회로기판의 전기적인 연결이 이루어지는 볼 그리드 어레이 패키지에 관한 것이다.
최근에 볼 그리드 어레이(Ball Grid Array)라 불리어지는 새로운 플라스틱 패키지는 고집적 또는 리드프레임이 없는 실장 패키지로서 각광을 받고 있다. 볼 그리드 어레이 반도체 패키지는 랜드 패턴 등과 같은 풋프린트(Footpring) 영역이 작기 때문에 고집적 실장이 가능하고, 외부단자와 연결되는 리드 대신 솔더 (Solder Ball)을 사용함으로써, 리드의 휨 또는 비틀림 등으로 인한 수율 손실이 적고, 반복적인 조립 공정 및 큰 배치 공차로 인하여 제품의 생산량을 증가시킬 수 있으며, 종래의 실장 장치를 사용함으로써, 장비의 추가적인 도입이 요구되지 않는 장점이 있다.
또한 기계적 강도와 열전도도를 향상하기 위하여 에폭시 성형 수지로 패키지 몸체를 형성하지 않고 덮개 형태의 패키지 몸체를 갖는 볼 그리드 어레이 패키지에 대한 연구가 활발히 진행되고 있으며, 그 덮개 형태의 패키지 몸체는 금속이 사용되어지는 것이 일반적이다.
제1도는 종래의 금속덮개형 패키지 몸체를 갖는 볼 그리드 어레이 패키지의 구조를 나타낸 단면도이다.
제1도를 참조하면, 인쇄회로기판(10)의 내부에 다층으로 도전성 패턴(12)들이 형성되어 있으며, 그 인쇄회로기판(10)의 상부면에는 반도체 칩(30)과의 전기적 연결을 위한 본딩 패턴(14)들이 형성되어 있고 하부면에는 외부로의 전기적 연결을 위하여 도전성 패턴(13)이 형성되어 있다. 그 인쇄회로기판(10)의 상부면에는 반도체 칩(30)이 접착제(20)로 접착되어 있으며, 그 반도체 칩(30)의 상면의 본딩패드(32)가 형성되어 있다. 그 본딩패드(32)와 인쇄회로기판(10)의 상부면에 형성된 본딩패턴(14)들은 금선(40)으로 와이어 본딩(wire bonding)되어 있다. 인쇄회로기판(10)의 상부면에는형상의 금속덮개형 패키지 몸체(50)가 그 양측 말단부가 에폭시 봉지재(60)로 인쇄회로기판(10)의 상부면에 접착되어 있다. 인쇄회로기판(10)의 하부면에 형성된 도전성 패턴(13)을 보호하기 위하여 솔더 레지스트(solder resist; 72)가 그 인쇄회로기판(10)의 하부면상에 솔더 볼(70)의 접착을 위한 영역을 제외하여 도포되어 있다. 반도체 칩(30)과 외부장치와의 전기적 연결을 위하여 솔더 볼(7)이 그 인쇄회로기판(10)의 하부면상의 도전성 패턴(13)과 전기적으로 연결되도록 부착되어 있다.
상기와 같은 구조를 갖는 볼 그리드 어레이 패키지는 와이어 본딩공정과 덮개형 패키지 몸체로 봉지되는 공정이 분리되어 실시되고 있으나 대량생산에 따른 공정의 단순화의 필요성이 더욱 증가되고 실정에 있어서 보다 공정을 단순화할 수 있는 또 다른 방안의 개발이 필요한 실정이다.
따라서 본 발명의 목적은 기존의 덮개형 패키지 몸체를 이용한 볼 그리드 어레이 패키지 제조공정중에서 와이어 본딩공정과 덮개형 패키지 몸체로 봉지하는 공정을 동시에 진행함으로써 공정의 단순화가 가능한 볼 그리드 어레이 패키지를 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 특징은 덮개형 패키지 몸체의 양측 말단부가 인쇄회로기판과 접착되어 있고, 그 덮개형 패키지 몸체의 내측면에 도전성 패턴들이 형성되어 있으며, 반도체 칩과 인쇄회로기판이 덮개형 패키지 몸체의 내측면에 형성된 도전성 패턴들로 전기적으로 연결된 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명에 의한 덮개형 패키지 몸체의 내측면에 도전성 패턴이 형성된 덮개형 볼 그리드 어레이 패키지를 보다 상세하게 설명하고자 한다.
제2도는 본 발명에 의한 금속덮개형 패키지 몸체를 갖는 볼 그리드 어레이 패키지의 구조를 나타낸 단면도이다.
제2도를 참조하면, 반도체 칩(30)이 접착제(20)로 인쇄회로기판(10)의 상면에 접착되어 있다. 그 인쇄회로기판(10)의 내부에는 다층의 도전성 패턴(12)이 형성되어 있고 상부면에는 반도체 칩(30)과의 전기적 접속을 위하여 본딩패턴(14)이 형성되어 있으며, 하부면에는 솔더 볼(70)과의 접착을 위한 도전성 패턴(13)이 형성되어 있으며, 그 도전성 패턴(13)에 솔더 볼(7)이 접착되어 있다. 인쇄회로기판(10)의 하부면에는 도전성 패턴(12)들을 보호하기 위하여 솔더 볼(70)이 접착되는 영역을 제외하여 솔더 레지스트(72)가 도포되어 있다.
반도체 칩(30)의 상부에 형성된 본딩패드(32)가 인쇄회로기판(10)의 상부면에 금선(도시 안됨)으로 와이어 본딩된 후 와이어 절단장치(도시 안됨)를 이용하여 본딩패드(32)와 접착된 금선(도시 안됨)의 목 부위가 절단되어 금주(金柱; stud;16)가 형성되어 있다. 폴리이미드 비전도성 소재(92)의 내부에 도전성 패턴(94)을 갖는 플랙시블 써킷(flexible circuit; 90)이 내측면에 부착된 금속덮개형 패키지 몸체(80)를 본딩패드(32) 상면에 형성된 금주(16)와 인쇄회로기판(10)의 본딩패턴(14)과 각각 대응하도록 하여 금속덮개형 패키지 몸체(80)의 가장자리 부분이 에폭시 봉지재(60)로 인쇄회로기판(10)에 접착되어 있다. 상기 플랙시블 써킷(90)은 유연성과 접착성을 가지고 있어서 덮개형 패키지 몸체(80)의 내측면의 절곡부위에 용이하게 접착될 수 있다. 덮개형 패키지 몸체(80)는 인쇄회로기판(10)에 부착될 때 그 플랙시블 써킷(90)의 양측 말단부의 도전성 패턴(94)이 반도체 칩(30)의 금주(16)와 인쇄회로기판(30)의 본딩패턴(13)에 각각 대응하여 접착될 수 있도록 하는 형상을 가지고 있다.
이상 설명한 것처럼 본 발명은 도전성 패턴을 패키지 몸체 내측면에 형성 시키고 그 도전성 패턴을 비전도성 재료로 둘러싸도록 하여 패키지 몸체 내측면에 형성시킴으로써, 덮개형 패키지 몸체로 봉지공정을 진행시 와이어 본딩까지 동시에 진행될 수 있다.
상기 덮개형 패키지 몸체의 내측면에 형성된 도전성 패턴은 비전도성 소재의 외부로 노출되도록 도전성 패턴이 형성되어 있는 것을 기술하였으나 플랙시블 써킷의 도전성 패턴 일측이 반도체 칩상의 본딩패드와 대응하고 다른 일측이 인쇄회로기판의 도전성 패턴과 대응하도록 전기적으로 연결되는 범위에서 그 변형이 가능하다. 또한 패키지 몸체의 형상은 그 내측면에 부착된 플랙시블 써킷의 도전성 패턴의 양측 말단부가 각각 반도체 칩과 인쇄회로기판의 본딩패턴에 대응하도록 하는 범위에서 변형 실시될 수 있다.
따라서, 본 발명에 의한 덮개형 패키지 몸체의 내측에 도전성 패턴이 형성된 덮개형 반도체 칩 패키지에 따르면, 금속덮개형 패키지 몸체를 이용한 반도체 칩 패키지 제조공정중에서 와이어 본딩공정과 금속덮개형 패키지 몸체로 봉지하는 공정을 동시에 실시하여 공정의 단순화가 가능한 이점(利點)이 있다.

Claims (7)

  1. 반도체 칩과, 복수의 도전성 패턴을 갖는 인쇄회로기판과, 상기 반도체 칩을 감싸 보호하기 위하여 상기 인쇄회로기판의 상부면에 부착된 덮개형 패키지 몸체와, 상기 인쇄회로기판의 하부면에 부착되어 상기 반도체 칩을 외부와 전기적으로 연결하기 위한 솔더 볼을 구비하는 볼 그리드 어레이 패키지에 있어서, 상기 반도체 칩의 일면에 복수개의 연결패드가 형성되어 있고, 상기 덮개형 패키지 몸체의 내측면에 도전성 패턴들이 부착되어 있으며, 상기 반도체 칩의 연결패드들과 상기 인쇄회로기판의 도전성 패턴들이 각각 대응되도록 하여 덮개형 패키지 몸체의 내측면에 부착된 도전성 패턴들로 전기적인 연결이 이루어진 것을 특성으로 하는 볼 그리드 어레이 패키지.
  2. 제1항에 있어서, 상기 덮개형 패키지 몸체가 금속이며, 상기 덮개형 패키지 몸체의 내측면에 형성된 도전성 패턴들과 덮개형 패키지 몸체의 사이에 비전도성 물질로 비전도층이 형성되어 있는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  3. 제1항 또는 제2항에 있어서, 상기 덮개형 패키지 몸체의 내측면에 형성된 도전성 패턴들이 비전도성 물질로 둘러 쌓여져 있고, 그 비전도층이 덮개형 패키지 몸체의 내측면에 부착되어 있는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  4. 제1항에 있어서, 상기 반도체 칩의 연결패드가 와이어 본딩에 의해 부착되어진 와이어의 소정부위가 절단되어 반도체 칩의 본딩패드상에 남아있는 와이어 부분들인 것을 특징으로 하는 볼 그리드 어레이 패키지.
  5. 제4항에 있어서, 상기 와이어가 금선인 것을 특징으로 하는 볼 그리드 어레이 패키지.
  6. 제1항에 있어서, 상기 연결부가 솔더 범프인 것을 특징으로 하는 볼 그리드 어레이 패키지.
  7. 제1항에 있어서, 상기 덮개형 패키지 몸체의 내측면에 형성된 도전성 패턴들이 덮개형 패키지 몸체의 말단부의 인쇄회로기판의 접촉되는 면까지 연장되어 형성되어 있고, 그 연장된 부위가 인쇄회로기판의 도전성패턴들과 전기적 연결되어 있는 것을 특징으로 하는 볼 그리드 어레이 패키지.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100112753A (ko) * 2009-04-10 2010-10-20 삼성전자주식회사 솔리드 스테이트 드라이브, 솔리드 스테이트 드라이브 장착 장치 및 컴퓨팅 시스템

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