KR0173930B1 - 리드 프레임을 이용한 볼 그리드 어레이 패키지 - Google Patents

리드 프레임을 이용한 볼 그리드 어레이 패키지 Download PDF

Info

Publication number
KR0173930B1
KR0173930B1 KR1019950040426A KR19950040426A KR0173930B1 KR 0173930 B1 KR0173930 B1 KR 0173930B1 KR 1019950040426 A KR1019950040426 A KR 1019950040426A KR 19950040426 A KR19950040426 A KR 19950040426A KR 0173930 B1 KR0173930 B1 KR 0173930B1
Authority
KR
South Korea
Prior art keywords
grid array
ball grid
lead frame
semiconductor chip
array package
Prior art date
Application number
KR1019950040426A
Other languages
English (en)
Other versions
KR970030726A (ko
Inventor
김준식
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950040426A priority Critical patent/KR0173930B1/ko
Publication of KR970030726A publication Critical patent/KR970030726A/ko
Application granted granted Critical
Publication of KR0173930B1 publication Critical patent/KR0173930B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 본딩 패드가 일면에 형성된 반도체 칩과, 복수개의 내부 리드를 갖으며 상기 반도체 칩이 안착되는 리드 프레임과, 상기 반도체 칩의 외부로의 전기적 연결을 위한 복수개의 솔더 볼과, 상기 솔더 볼이 노출되도록 함과 동시에 상기 소자들을 감싸 보호하도록 형성된 패키지 몸체를 구비하는 볼 그리드 어레이 패키지에 있어서, 상기 리드 프레임의 내부 리드 영역에 솔더 볼이 안착되어 있으며, 상기 반도체 칩의 본딩 패드가 와이어 본딩에 의해서 상기 내부 리드에 전기적으로 연결된 볼 그리드 어레이 패키지를 제공함으로써, 리드 프레임을 사용하여 반도체 제품의 외형을 최소한도로 줄일 수 있어서 칩 크기의 패키지화 하는데 매우 유리하며, 기존공정을 이용하므로 제작이 매우 쉽고, 리드 프레임이 제품외부로 돌출되어 있고, 재질이 금속으로 되어 있어 열방출이 좋으며 플라스틱 성형 수지와의 결합력이 우수하여 패키지의 신뢰성을 확보하는 효과가 있다.

Description

리드 프레임을 이용한 볼 그리드 어레이 패키지(Ball Grid Array Package)
제1도는 종래 기술의 일 실시예에 따른 볼 그리드 어레이 패키지의 구조를 나타 낸 단면도.
제2도는 본 발명에 의한 일 실시예에 따른 볼 그리드 어레이 패키지의 구조를 나 타낸 단면도.
제3도는 본 발명에 따른 볼 그리드 어레이 패키지에 사용되는 리드 프레임에 반도체 칩이 실장되어 와이어 본딩이 완료된 상태를 나타낸 평면도.
제4a도는 딤플(dimple)이 형성된 솔더 볼 안착부를 나타낸 사시도.
제4b도는 그루브(groove)가 형성된 솔더 볼 안착부를 나타낸 사시도.
* 도면의 주요부분에 대한 부호의 설명
10 : 인쇄 회로 기판 12 : 회로 패턴
14 : 쓰루 홀 비아(through hole via) 20 : 접착제
30 : 반도체 칩 32 : 본딩 패드
40 : 금선 50 : 솔더 볼(solder ball)
60 : 솔더 레지스트(solder resist) 70, 72 : 패키지 몸체
80 : 절연성 양면 접착 테이프 92 : 내부 리드
94 : 외부 리드 96 : 솔더 볼 안착부
98 : 딤플(dimple) 99 : 그루브(groove)
본 발명은 볼 그리드 어레이 패키지에 관한 것으로, 더욱 상세하게는 반도체 칩이 내부 리드들의 일면에 실장되어 있고, 내부 리드들의 다른 일면의 소정부분에 솔더 볼이 부착되어 있으며, 반도체 칩 상에 형성된 본딩 패드들과 내부 리드들이 각각 대응하여 전기적으로 연결되어 있으며, 솔더 볼이 노출됨과 동시에 상기 소자들을 에워싸도록 봉지 수단으로 성형되어 있는 볼 그리드 어레이 패키지에 관한 것이다.
최근에 볼 그리드 어레이(Ball Grid Array)라 불리어지는 새로운 플라스틱 패키지는 고집적 또는 리드 프레임이 없는 실장 패키지로서 각광을 받고 있다. 볼 그리드 어레이 반도체 패키지는 랜드 패턴 등과 같은 풋프린트(Footprint)영역이 적기 때문에 고집적 실장이 가능하고, 외부 단자와 연결되는 리드 대신 솔더 볼(Solder Ball)을 사용함으로써, 검사시 리드의 휨 또는 비틀림 등으로 인한 수율 손실이 적고, 반복적인 조립 공정 및 큰 배치 공차로 인하여 제품의 생산량을 증가시킬 수 있으며, 종래의 실장 장치를 사용함으로써, 장비의 추가적인 도입이 요구되지 않는 장점이 있다.
제1도는 종래 기술의 일 실시예에 따른 볼 그리드 어레이 패키지의 구조를 나타낸 단면도이다. 양면으로 회로 패턴(12)이 형성된 인쇄 회로 기판(10)의 상면에 접착제(20)로 반도체 칩(30)이 접촉되어 있다. 상기 인쇄 회로 기판(10)은 솔더 볼(50)부착에 필요한 부분만을 제외한 나머지 전 표면에 회로패턴(12) 등을 보호하기 위하여 솔더 레지스트(Solder Resiste;60)가 도포되어 있다. 또한, 상기 인쇄 회로 기판(10)은 반도체 칩(30)의 본딩패드(32)와 금선(40)으로 와이어 본딩(wire bonding)되어 전기적 연결을 이루고 있으며, 그 인쇄 회로 기판(10)의 하부면에는 외부와의 전기적 접속을 위한 솔더 볼(50)이 형성되어 있다. 그리고, 상기 반도체 칩(30)이 실장된 인쇄 회로 기판(10)에는 서로 다른 층에 위치하고 있는 상기 반도체 칩(30)과 상기 솔더 볼(50)간의 전기적 연결을 위하여 쓰루 홀 비아(Through Hole Via;14)가 그 인쇄 회로 기판(10)을 관통하도록 형성되어 있다. 그리고, 반도체 칩(30)과 금선(40) 및 회로패턴(12) 등 내부 소자들을 외부 환경로부터 보호하기 위하여 에폭시 성형 수지로 봉지되어 패키지 몸체(70)가 형성되어 있다.
그러나 상기와 같이 인쇄 회로 기판을 사용하여 봉지수단으로 성형된 볼 그리드 어레이 패키지는 성형수지와 인쇄 회로 기판간의 결합력이 좋지 않아 결합계면에서 크랙(crack)이 발생되어 패키지의 신뢰성이 저하되며, 인쇄 회로 기판의 제작에 따라 제조원가가 비싸지는 문제점이 있다.
따라서 본 발명의 목적은 반도체 소자를 이용하여 볼 그리드 패키지를 제작하는 데 있어서 제조 원가의 절감과 패키지 신뢰성을 향상시킬 수 있는 볼 그리드 어레이 패키지를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 리드 프레임을 이용한 볼 그리드 어레이 패키지의 특징은 본딩 패드가 일면에 형성된 반도체 칩과, 복수개의 내부 리드를 가지며 상기 반도체 칩이 안착되는 리드 프레임과 상기 반도체 칩과 외부와의 전기적 연결을 위한 복수개의 솔더 볼과, 상기 솔더 볼이 노출되도록 함과 동시에 상기 소자들을 감싸 보호하도록 형성된 패키지 몸체를 구비하는 볼 그리드 어레이 패키지에 있어서, 상기 리드 프레임의 내부 리드 영역에 솔더 볼이 부착되어 있으며, 상기 반도체 칩의 본딩 패드가 와이어 본딩에 의해서 상기 내부 리드에 전기적으로 연결되어 있는 것이다.
이하, 첨부 도면을 참조하여 본 발명에 의한 볼 그리드 어레이 패키지를 보다 상세하게 설명하고자 한다.
제2도는 본 발명에 의한 일 실시예에 따른 볼 그리드 어레이 패키지의 구조를 나타낸 단면도이다.
제2도를 참조하면, 반도체 칩(30)의 하부 면의 양측 말단부가 절연성 양면접착 테이프(80)로 내부 리드(92)의 내측 말단 상면에 접착되어 있으며, 반도체 칩(30)의 상면에 형성된 본딩 패드(32)가 와이어 본딩에 의해 금선(40)으로 내부 리드(92)와 전기적으로 연결되어 있다. 내부 리드(92)의 하부 면에 솔더 볼을 위한 영역에 솔더 볼(50)이 부착되어 있다. 그리고 상기 솔더 볼(50)이 노출되도록 함과 동시에 내부 리드(92)의 하부 면이 노출되도록 하여 에폭시 성형 수지로 패키지 몸체(72)가 형성되어 있다.
제2도에서 볼 수 있는 바와 같이 솔더 볼(50)이 내부 리드(92)에 부착되어 있기 때문에 종래의 인쇄 회로 기판을 사용할 때 보다 패키지 두께가 얇아진다. 또한 내부 리드(92)의 하부 면이 외부로 노출되어 있기 때문에 반도체 칩(30)에서 생기는 열은 내부 리드(92)를 통해 많은 양의 열이 원활하게 외부로 방출된다.
제3도는 본 발명에 따른 볼 그리드 어레이 패키지에 사용되는 리드 프레임에 반도체 칩이 실장되어 와이어 본딩이 완료된 상태를 나타낸 평면도이다.
제3도를 참조하면, 내부 리드(92)들에는 그 내부 리드(92)들의 폭보다 더 큰 폭을 갖도록 돌출되어 솔더 볼(50)의 접착을 위한 솔더 볼 안착부(96)가 형성되어 있으며, 그 내부 리드(92)들의 솔더 볼 안착부(96)는 이웃하는 내부 리드(92)의 솔더 볼 안착부(96)와 어긋나게 배열되도록 형성되어 있다. 내부 리드(92)의 내측 말단부들의 상면은 반도체 칩(30)의 하부 면과 절연성 양면접착 테이프(도시 안됨)로 접착되어 있으며, 상기 반도체 칩(30)의 상면에 형성된 본딩 패드(32)들과 대응하여 금선(40)으로 각 내부 리드(92)들에 와이어 본딩되어 있다. 이후에 일점쇄선 부분이 성형된다.
제4a도와 제4b도를 참조하면, 솔더 볼 안착부(96)는 그 영역 내에 딤플(dimple;98)이나 그루브(groove;99)를 갖음으로써 솔더 볼(도시 안됨)과의 결합력이 강화될 수 있다.
상기한 본 발명은 솔더 볼 안착부가 2열로 지그재그 형태로 배열되도록 형성된 것을 설명하였지만 이웃하는 내부 리드의 솔더 볼 안착부와 접촉되지 않는 범위에서 그 변형이 가능하다.
이상 설명한 것처럼 본 발명은 인쇄 회로 기판 대신에 리드 프레임을 사용함으로써, 즉 리드 프레임의 내부 리드에 솔더 볼 안착부가 형성되고 그 내부 리드의 솔더 볼 안착부들이 서로 접촉되지 않도록 서로 어긋나도록 배열되어 형성되어 있으며, 그 솔더 볼 안착부에 솔더 볼이 부착되고 내부 리드들의 일면이 외부로 노출되도록 성형됨으로써, 반도체 제품의 두께를 최소한도로 줄일 수 있어서 칩 크기의 패키지화를 실현하는데 매우 유리하며, 기존 공정을 그대로 이용하므로 제작이 매우 쉽고 원가 절감의 효과를 얻을 수 있다. 또한 리드 프레임의 내부 리드가 패키지 몸체 외부로 돌출되어 있고 그 재질이 금속으로 되어 있어 열 방출이 좋으며 플라스틱 성형 수지와의 결합력이 우수하며 패키지의 신뢰성을 확보할 수 있는 이점(利點)이 있다.
본 발명은 비록 첨부한 도면을 참조로 하여 구체적인 실시예를 통해 설명하였지만, 이것은 예시적인 것에 지나지 않으므로 본 발명은 여기에 국한되지 않으며, 본 발명이 속하는 기술 분야에 숙련된 자에게는 본 발명의 사상을 벗어나지 않는 범위에서 여러 가지 변형과 수정이 가능할 것이다.

Claims (7)

  1. 본딩 패드가 일면에 형성된 반도체 칩과, 내부 리드와 외부 리드를 갖으며 상기 반도체 칩이 안착되는 리드 프레임과, 상기 반도체 칩의 외부로의 전기적 연결을 위한 솔더 볼과, 상기 소자들을 감싸 보호하기 위한 패키지 몸체를 구비하는 볼 그리드 어레이 패키지에 있어서, 상기 내부 리드가 그 내부 리드의 폭보다 큰 폭으로 형성된 솔더 볼 안착부를 가지며, 상기 솔더 볼 안착부에 솔더 볼이 부착되며, 상기 반도체 칩의 본딩 패드가 와이어 본딩에 의해서 상기 내부 리드에 전기적으로 연결되어 있는 것을 특징으로 하는 리드 프레임을 이용한 볼 그리드 어레이 패키지.
  2. 제1항에 있어서, 상기 솔더 볼 안착부가 솔더 볼과의 결합력을 높이기 위한 딤플(dimple)이 형성된 것을 특징으로 하는 리드 프레임을 이용한 볼 그리드 어레이 패키지.
  3. 제1항에 있어서, 상기 솔더 볼 안착부에 홈이 형성되어 있는 것을 특징으로 하는 리드 프레임을 이용한 볼 그리드 어레이 패키지.
  4. 제1항에 있어서, 상기 내부 리드의 하부면이 외부로 돌출되도록 성형수지로 성형되어 있는 것을 특징으로 하는 리드 프레임을 이용한 볼 그리드 어레이 패키지.
  5. 제1항에 있어서, 상기 솔더 볼이 서로 어긋나게 배열되어 내부 리드면에 부착되어 있는 것을 특징으로 하는 리드 프레임을 이용한 볼 그리드 어레이 패키지.
  6. 제1항에 있어서, 상기 솔더 볼 안착부가 서로 어긋나게 배열되도록 형성되어 있는 것을 특징으로 하는 리드 프레임을 이용한 볼 그리드 어레이 패키지.
  7. 제1항에 있어서, 상기 솔더 볼은 리드에 부착될 수 있는 크기인 것을 특징으로 하는 리드 프레임을 이용한 볼 그리드 어레이 패키지.
KR1019950040426A 1995-11-09 1995-11-09 리드 프레임을 이용한 볼 그리드 어레이 패키지 KR0173930B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950040426A KR0173930B1 (ko) 1995-11-09 1995-11-09 리드 프레임을 이용한 볼 그리드 어레이 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950040426A KR0173930B1 (ko) 1995-11-09 1995-11-09 리드 프레임을 이용한 볼 그리드 어레이 패키지

Publications (2)

Publication Number Publication Date
KR970030726A KR970030726A (ko) 1997-06-26
KR0173930B1 true KR0173930B1 (ko) 1999-02-01

Family

ID=19433490

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950040426A KR0173930B1 (ko) 1995-11-09 1995-11-09 리드 프레임을 이용한 볼 그리드 어레이 패키지

Country Status (1)

Country Link
KR (1) KR0173930B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980039676A (ko) * 1996-11-28 1998-08-17 황인길 실장이 용이한 바텀 리드 패키지형 칩 스케일 패키지의 구조
JP2000150572A (ja) * 1998-11-06 2000-05-30 Nec Kyushu Ltd Bga型半導体パッケージ、その製造方法

Also Published As

Publication number Publication date
KR970030726A (ko) 1997-06-26

Similar Documents

Publication Publication Date Title
US5241133A (en) Leadless pad array chip carrier
KR100604821B1 (ko) 적층형 볼 그리드 어레이 패키지 및 그 제조방법
US6667546B2 (en) Ball grid array semiconductor package and substrate without power ring or ground ring
US6229702B1 (en) Ball grid array semiconductor package having improved heat dissipation efficiency, overall electrical performance and enhanced bonding capability
US20090261470A1 (en) Chip package
US6445077B1 (en) Semiconductor chip package
US20030057534A1 (en) Semiconductor package
US20040241908A1 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
EP0563264B1 (en) Leadless pad array chip carrier
KR0173930B1 (ko) 리드 프레임을 이용한 볼 그리드 어레이 패키지
KR19990024255U (ko) 적층형 볼 그리드 어레이 패키지
KR20020057351A (ko) 볼 그리드 어레이 패키지와 그 실장 구조
KR100260996B1 (ko) 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법
KR100247641B1 (ko) 적층형 볼 그리드 어레이 패키지 및 그의 제조방법
KR100279252B1 (ko) 세라믹패키지
KR100216845B1 (ko) CSP ( Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법
KR100265565B1 (ko) 멀티 칩 모듈
KR100250148B1 (ko) 비지에이 반도체 패키지
KR0138296Y1 (ko) 하이핀 패키지
KR100237566B1 (ko) 반도체 박형 패키지
KR20000026099A (ko) 칩크기 반도체 패키지와 그 제조방법
KR100337460B1 (ko) 반도체 장치
KR19990056764A (ko) 볼 그리드 어레이 패키지
KR19990061323A (ko) 반도체 패키지
KR19980082181A (ko) 리드 온 칩 타입의 칩 스케일 반도체 패키지 구조 및 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051007

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee