JP3462568B2 - 遊技機制御用マイクロコンピュータチップ - Google Patents
遊技機制御用マイクロコンピュータチップInfo
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- JP3462568B2 JP3462568B2 JP11370794A JP11370794A JP3462568B2 JP 3462568 B2 JP3462568 B2 JP 3462568B2 JP 11370794 A JP11370794 A JP 11370794A JP 11370794 A JP11370794 A JP 11370794A JP 3462568 B2 JP3462568 B2 JP 3462568B2
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- Japan
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Description
【0001】
【産業上の利用分野】本発明は、遊技機械のパチンコ遊
技機、回胴式遊技機、アレンジボール、ジャン球遊技機
等に搭載されその遊技機制御に使用されるアプリケーシ
ョンプログラム(機器制御プログラムやデータ)の不正
を防止するように構成された半導体チップに関するもの
である。
技機、回胴式遊技機、アレンジボール、ジャン球遊技機
等に搭載されその遊技機制御に使用されるアプリケーシ
ョンプログラム(機器制御プログラムやデータ)の不正
を防止するように構成された半導体チップに関するもの
である。
【0002】パチンコ機械等の遊技機は、風俗営業法の
規則に基づく国家公安委員会の規則に従い遊技機の認定
及び型式の検定を受け合格しなければ販売することがで
きない製品であり、マイクロプロセッサーを使用したも
のも第三者検査機関が行う型式試験に合格しなければな
らず、この型式合格を受けたものについて第三者監督機
関に対して検定申請をし、検定合格した遊技機を市場に
流通させることができ、またパチンコホール等で営業に
供することができる仕組みとなっている。
規則に基づく国家公安委員会の規則に従い遊技機の認定
及び型式の検定を受け合格しなければ販売することがで
きない製品であり、マイクロプロセッサーを使用したも
のも第三者検査機関が行う型式試験に合格しなければな
らず、この型式合格を受けたものについて第三者監督機
関に対して検定申請をし、検定合格した遊技機を市場に
流通させることができ、またパチンコホール等で営業に
供することができる仕組みとなっている。
【0003】そのため型式合格を受けた後に第三者が遊
技機の基板を取り替えたり、チップを取り替えたり、マ
イクロプロセッサーを改造したり、マイクロプロセッサ
ーのROMを書き換えたりする等の改造を行い、不正遊
技機として使用されるケースが考えられ、型式合格後の
改造を防止することが今日の課題となっている。
技機の基板を取り替えたり、チップを取り替えたり、マ
イクロプロセッサーを改造したり、マイクロプロセッサ
ーのROMを書き換えたりする等の改造を行い、不正遊
技機として使用されるケースが考えられ、型式合格後の
改造を防止することが今日の課題となっている。
【0004】
【従来技術】従来のこの種の遊技機は、マイクロプロセ
ッサーと一体となった回路を組み、電動役物を連続して
作動させる装置や、電動役物等を電気的にコントロール
するものや、回胴式遊技機において回転する回胴の回転
制御するものなどが知られており、これらの回路では第
三者検査機関の型式試験に合格したものは所定の確率
で、遊技者に勝利球を放出するように構成されている。
また遊技機の場合アプリケーションプログラム及びデー
タは所定のアドレス領域内に格納することが義務付けら
れている。また遊技機においては、所定の入賞口に玉が
入った時に大当たり又は小当たりするようにプログラム
されているものが多く、大当たり又は小当たりは所定の
確率で出ることが要求されており、メーカーはプログラ
ム的に乱数を作ったり、乱数発生回路を組み込んでその
条件を満たすようにしている。パチンコ遊技機は、2m
sec.位の間隔で中央処理装置にリセットをかけており、
全ての処理は2m sec.内に行われ、乱数の更新もこの中
で行われ、同時に球の入賞もこの2m sec.内で調べられ
る。つまり、入賞判定と乱数更新は一定のタイミングと
なる。この為乱数発生には混合合同法等の手法が用いら
れているが、いずれにせよ乱数発生パターンは規則性を
持ち、不正できないこともない。
ッサーと一体となった回路を組み、電動役物を連続して
作動させる装置や、電動役物等を電気的にコントロール
するものや、回胴式遊技機において回転する回胴の回転
制御するものなどが知られており、これらの回路では第
三者検査機関の型式試験に合格したものは所定の確率
で、遊技者に勝利球を放出するように構成されている。
また遊技機の場合アプリケーションプログラム及びデー
タは所定のアドレス領域内に格納することが義務付けら
れている。また遊技機においては、所定の入賞口に玉が
入った時に大当たり又は小当たりするようにプログラム
されているものが多く、大当たり又は小当たりは所定の
確率で出ることが要求されており、メーカーはプログラ
ム的に乱数を作ったり、乱数発生回路を組み込んでその
条件を満たすようにしている。パチンコ遊技機は、2m
sec.位の間隔で中央処理装置にリセットをかけており、
全ての処理は2m sec.内に行われ、乱数の更新もこの中
で行われ、同時に球の入賞もこの2m sec.内で調べられ
る。つまり、入賞判定と乱数更新は一定のタイミングと
なる。この為乱数発生には混合合同法等の手法が用いら
れているが、いずれにせよ乱数発生パターンは規則性を
持ち、不正できないこともない。
【0005】
【発明が解決しようとする課題】しかしながら、かかる
従来のマイクロプロセッサーの場合は、型式試験に合格
した後に第三者が回路内の制御プログラムやデータを改
変しても型式試験合格製品と外見だけでは区別がつきに
くく型式試験合格製品として取り扱われる可能性が高
い。そのためかかる第三者による遊技機への不正行為を
充分に阻止出来ないといった不都合がある。かかる不正
を野放しにすれば、遊技者が不利益を被ると共に、型式
試験を行っている公的第三者検査機関の信用も毀損され
ることになり、ひいては型式試験を行う意義が薄れてく
るおそれがある。また乱数の発生にも様々な方式が存在
するために検査機関が所定の確率で大当たりがでるかど
うかを確認するのに手間がかかり中々試験結果がでない
という不都合や、型式認定後に乱数発生回路がいじられ
たりするという不都合がある。そこで本発明はかかる従
来技術の欠点に鑑みなされたもので、遊技機に内蔵され
るマイクロプロセッサーの不正改造を不可能にするため
の構成を設けると共に、乱数発生回路自体もチップ内に
収め、遊技機内のマイクロプロセッサー内の内蔵ROM
や制御回路にプログラムやデータ及び乱数の改竄等を防
止するための機能を持たせることを目的とする。
従来のマイクロプロセッサーの場合は、型式試験に合格
した後に第三者が回路内の制御プログラムやデータを改
変しても型式試験合格製品と外見だけでは区別がつきに
くく型式試験合格製品として取り扱われる可能性が高
い。そのためかかる第三者による遊技機への不正行為を
充分に阻止出来ないといった不都合がある。かかる不正
を野放しにすれば、遊技者が不利益を被ると共に、型式
試験を行っている公的第三者検査機関の信用も毀損され
ることになり、ひいては型式試験を行う意義が薄れてく
るおそれがある。また乱数の発生にも様々な方式が存在
するために検査機関が所定の確率で大当たりがでるかど
うかを確認するのに手間がかかり中々試験結果がでない
という不都合や、型式認定後に乱数発生回路がいじられ
たりするという不都合がある。そこで本発明はかかる従
来技術の欠点に鑑みなされたもので、遊技機に内蔵され
るマイクロプロセッサーの不正改造を不可能にするため
の構成を設けると共に、乱数発生回路自体もチップ内に
収め、遊技機内のマイクロプロセッサー内の内蔵ROM
や制御回路にプログラムやデータ及び乱数の改竄等を防
止するための機能を持たせることを目的とする。
【0006】本発明の基本概念は、不正防止としてチッ
プ内に乱数発生回路を組込み、該乱数発生回路からでて
くる数値(確率)を内蔵ROMに書き込まれたプログラ
ムに基づき動作するようにすれば、どのような確率を選
択したか否かは、プログラムをみれば一目瞭然となり、
型式検査しやすくなると共に、型式合格後に確率を変え
ようとしてもプログラムチェックにより検出されるため
乱数についても不正ができないようにすることである。
プ内に乱数発生回路を組込み、該乱数発生回路からでて
くる数値(確率)を内蔵ROMに書き込まれたプログラ
ムに基づき動作するようにすれば、どのような確率を選
択したか否かは、プログラムをみれば一目瞭然となり、
型式検査しやすくなると共に、型式合格後に確率を変え
ようとしてもプログラムチェックにより検出されるため
乱数についても不正ができないようにすることである。
【0007】
【課題を解決するための手段】すなわち、請求項1の発
明は内蔵ROMと、遊技制御用のデータを一時保存する
ための内蔵RAMと、内蔵ROMデータのチェックコー
ドの算出及び予め内蔵ROMに書かれたチェックコード
との比較を行い、その後に内蔵ROMデータの内容及び
内蔵RAMデータの内容を外部装置に出力する識別手段
としての識別回路と、内蔵ROMに書かれたアプリケー
ションプログラム及びユーザーデータに基づき遊技プロ
グラムを実行するための中央処理装置と、アプリケーシ
ョンプログラムからの信号に基づき前記中央処理装置に
対して乱数を送信する乱数発生回路とからなり、前記乱
数発生回路がプリセッタブルダウンカウンタと該カウン
タに対してカウント数を書き込むリロードレジスタと入
賞センサーからの信号を受けた時点のダウンカウンタの
数値をラッチして格納する第1レジスタ及び第2レジス
タとで構成され、該第2レジスタは第1レジスタにラッ
チされたその時点におけるカウンタの数値(乱数)を中
央処理装置に送信するように構成された遊技機制御用マ
イクロコンピュータチップ。
明は内蔵ROMと、遊技制御用のデータを一時保存する
ための内蔵RAMと、内蔵ROMデータのチェックコー
ドの算出及び予め内蔵ROMに書かれたチェックコード
との比較を行い、その後に内蔵ROMデータの内容及び
内蔵RAMデータの内容を外部装置に出力する識別手段
としての識別回路と、内蔵ROMに書かれたアプリケー
ションプログラム及びユーザーデータに基づき遊技プロ
グラムを実行するための中央処理装置と、アプリケーシ
ョンプログラムからの信号に基づき前記中央処理装置に
対して乱数を送信する乱数発生回路とからなり、前記乱
数発生回路がプリセッタブルダウンカウンタと該カウン
タに対してカウント数を書き込むリロードレジスタと入
賞センサーからの信号を受けた時点のダウンカウンタの
数値をラッチして格納する第1レジスタ及び第2レジス
タとで構成され、該第2レジスタは第1レジスタにラッ
チされたその時点におけるカウンタの数値(乱数)を中
央処理装置に送信するように構成された遊技機制御用マ
イクロコンピュータチップ。
【0008】また請求項2の発明は内蔵ROMと、遊技
制御用のデータを一時保存するための内蔵RAMと、内
蔵ROMデータのチェックコードの算出及び予め内蔵R
OMに書かれたチェックコードとの比較を行い、その後
に内蔵ROMデータの内容及び内蔵RAMデータの内容
を外部装置に出力する識別手段としての識別回路と、内
蔵ROMに書かれたアプリケーションプログラム及びユ
ーザーデータに基づき遊技プログラムを実行するための
中央処理装置と、アプリケーションプログラムからの信
号に基づき前記中央処理装置に対して乱数を送信する乱
数発生回路とからなり、前記乱数発生回路がフリーラン
ニングカウンタと該カウンタの数値が入力されリロード
レジスタから入力された数値に到達した時に前記カウン
タに対してリセット信号を送信するコンパレータと入賞
センサーからの信号を受けた時点のダウンカウンタの数
値をラッチして格納する第1レジスタ及び第2レジスタ
とで構成され、該第2レジスタは第1レジスタにラッチ
されたその時点におけるカウンタの数値(乱数)を中央
処理装置に送信するように構成された遊技機制御用マイ
クロコンピュータチップ。
制御用のデータを一時保存するための内蔵RAMと、内
蔵ROMデータのチェックコードの算出及び予め内蔵R
OMに書かれたチェックコードとの比較を行い、その後
に内蔵ROMデータの内容及び内蔵RAMデータの内容
を外部装置に出力する識別手段としての識別回路と、内
蔵ROMに書かれたアプリケーションプログラム及びユ
ーザーデータに基づき遊技プログラムを実行するための
中央処理装置と、アプリケーションプログラムからの信
号に基づき前記中央処理装置に対して乱数を送信する乱
数発生回路とからなり、前記乱数発生回路がフリーラン
ニングカウンタと該カウンタの数値が入力されリロード
レジスタから入力された数値に到達した時に前記カウン
タに対してリセット信号を送信するコンパレータと入賞
センサーからの信号を受けた時点のダウンカウンタの数
値をラッチして格納する第1レジスタ及び第2レジスタ
とで構成され、該第2レジスタは第1レジスタにラッチ
されたその時点におけるカウンタの数値(乱数)を中央
処理装置に送信するように構成された遊技機制御用マイ
クロコンピュータチップ。
【0009】
【作用】本発明にかかるマイクロイコンピュータチップ
では、チップ内蔵ROMに書き込まれたプログラムにつ
いてそれが検査合格したものであるか否についてのチェ
ックが行われ、これが正しい場合に装置を作動させる。
チップ内蔵ROMに書かれた制御プログラム及び内蔵R
AMに書かれたデータに基づき中央処理装置が遊技機を
制御している。尚、本発明にかかる装置では、プログラ
ムが指定領域から外れてプログラムを動作することを禁
止しており、また各プログラム制御回路はプログラムが
チップ外の記憶手段のデータ等を読み込みにいくことを
禁止しているので、プログラム実行中に外部記憶手段へ
のアクセスが禁止される。尚、チップ内蔵ROMを再書
き込み禁止のもので作った場合には、許可を受けた後に
プログラムを書き換えることはできない。一方プログラ
ムに記載された大当たり等の確率情報は、乱数発生回路
のリロードレジスタに入力され、該入力された数値m
(100,200)等により大当たりが起こる確率が定まる。
そしてプリセッタブルカウンタ又はフリーランニングカ
ウンタはクロックから発振される周波数に基づき0,
1,2,3,…,m−1,m,0,1,2,3,…,m
−1,m…というようにカウントを繰返しており、入賞
センサーから発信された入賞信号を受け取った時点のカ
ウンタのカウント数を読み込みこれを第1レジスタ又は
第2レジスタにラッチし、ラッチしたカウント数を中央
制御装置に送信する。従ってカウンタ自体は、クロック
周波数に基づきカウントするだけでありリロードレジス
タから入力される数値によりカウンタのカウント数が変
更されるため、プログラムを見るだけで大当たり確率を
判別することが可能となる。また入賞確率を定める数値
が内蔵ROMに書き込まれたプログラムから入力される
ために、検査終了後に入賞確率を変更することは不可能
となる。
では、チップ内蔵ROMに書き込まれたプログラムにつ
いてそれが検査合格したものであるか否についてのチェ
ックが行われ、これが正しい場合に装置を作動させる。
チップ内蔵ROMに書かれた制御プログラム及び内蔵R
AMに書かれたデータに基づき中央処理装置が遊技機を
制御している。尚、本発明にかかる装置では、プログラ
ムが指定領域から外れてプログラムを動作することを禁
止しており、また各プログラム制御回路はプログラムが
チップ外の記憶手段のデータ等を読み込みにいくことを
禁止しているので、プログラム実行中に外部記憶手段へ
のアクセスが禁止される。尚、チップ内蔵ROMを再書
き込み禁止のもので作った場合には、許可を受けた後に
プログラムを書き換えることはできない。一方プログラ
ムに記載された大当たり等の確率情報は、乱数発生回路
のリロードレジスタに入力され、該入力された数値m
(100,200)等により大当たりが起こる確率が定まる。
そしてプリセッタブルカウンタ又はフリーランニングカ
ウンタはクロックから発振される周波数に基づき0,
1,2,3,…,m−1,m,0,1,2,3,…,m
−1,m…というようにカウントを繰返しており、入賞
センサーから発信された入賞信号を受け取った時点のカ
ウンタのカウント数を読み込みこれを第1レジスタ又は
第2レジスタにラッチし、ラッチしたカウント数を中央
制御装置に送信する。従ってカウンタ自体は、クロック
周波数に基づきカウントするだけでありリロードレジス
タから入力される数値によりカウンタのカウント数が変
更されるため、プログラムを見るだけで大当たり確率を
判別することが可能となる。また入賞確率を定める数値
が内蔵ROMに書き込まれたプログラムから入力される
ために、検査終了後に入賞確率を変更することは不可能
となる。
【0010】
【実施例】以下に本発明を図示された実施例に従って詳
細に説明する。本発明にかかる遊技機制御用マイクロコ
ンピュータチップ及びそのチップ内の不正プログラム検
出のための照合装置が考える運用方式は図1に示すよう
にICメーカーにより生産されたEPROM内蔵のチッ
プ(開発チップ)が遊技機用マイクロコンピュータチッ
プメーカーより遊技機開発メーカーに卸され、該開発メ
ーカーは当該EPROM内蔵チップを用いて法律に適合
した範囲内で遊技機制御用をプログラムを作成し、これ
を遊技機の第三者検査機関に提出して型式試験申請を行
う。検査機関はチップ内蔵EPROMにかかれたプログ
ラムが適正なものか否かを試験し、試験結果(合格か否
か)を開発メーカーに通知する。試験に合格したROM
データは検査機関からマイクロコンピュータチップメー
カーに対して適合ROMデータとして流され、そこで各
ROMに対して個々の機種に対応した識別コード(許可
日等のデータや暗号化キーコードの選択番号を含む)と
所定の暗号化アルゴリズム(例えばフィールエイト)に
より暗号化処理が施された識別コードと内蔵ROMに記
載されるプログラム、識別コード及び暗号化識別コード
に基づき算出されるチェックコードが付与される。第三
者検査機関は、合格した機種とそれに付与された識別番
号の対応表を作成する。そして適合ROMデータと識別
コードは例えば公的なROM書き込み機関に流され、R
OM書き込み機関はICメーカー(又はチップメーカ
ー)から量産用の再書き込み禁止ROM(例えばヒュー
ズROM)内蔵チップ(量産チップ)の提供を受け、所
定の書式にて型式試験に合格したROMデータならびに
識別コード及び暗号化識別コードを書き込むと共にRO
Mに再書き込み禁止の処理を施す。
細に説明する。本発明にかかる遊技機制御用マイクロコ
ンピュータチップ及びそのチップ内の不正プログラム検
出のための照合装置が考える運用方式は図1に示すよう
にICメーカーにより生産されたEPROM内蔵のチッ
プ(開発チップ)が遊技機用マイクロコンピュータチッ
プメーカーより遊技機開発メーカーに卸され、該開発メ
ーカーは当該EPROM内蔵チップを用いて法律に適合
した範囲内で遊技機制御用をプログラムを作成し、これ
を遊技機の第三者検査機関に提出して型式試験申請を行
う。検査機関はチップ内蔵EPROMにかかれたプログ
ラムが適正なものか否かを試験し、試験結果(合格か否
か)を開発メーカーに通知する。試験に合格したROM
データは検査機関からマイクロコンピュータチップメー
カーに対して適合ROMデータとして流され、そこで各
ROMに対して個々の機種に対応した識別コード(許可
日等のデータや暗号化キーコードの選択番号を含む)と
所定の暗号化アルゴリズム(例えばフィールエイト)に
より暗号化処理が施された識別コードと内蔵ROMに記
載されるプログラム、識別コード及び暗号化識別コード
に基づき算出されるチェックコードが付与される。第三
者検査機関は、合格した機種とそれに付与された識別番
号の対応表を作成する。そして適合ROMデータと識別
コードは例えば公的なROM書き込み機関に流され、R
OM書き込み機関はICメーカー(又はチップメーカ
ー)から量産用の再書き込み禁止ROM(例えばヒュー
ズROM)内蔵チップ(量産チップ)の提供を受け、所
定の書式にて型式試験に合格したROMデータならびに
識別コード及び暗号化識別コードを書き込むと共にRO
Mに再書き込み禁止の処理を施す。
【0011】次にROM書き込み機関から型式試験合格
ROMデータ、識別コード及び暗号化識別コード等が書
き込まれた再書き込み禁止のROM内蔵のチップが納品
され、納品されたチップに基づき開発メーカーは遊技機
を生産し、これを第三者監督機関に検定申請し、検定試
験に合格した遊技機がパチンコホールに納品され営業に
用いられる。パチンコホール側は、かかる検定合格した
製品を用いて営業を行う為に監督機関に認定申請を行い
営業が許可される。
ROMデータ、識別コード及び暗号化識別コード等が書
き込まれた再書き込み禁止のROM内蔵のチップが納品
され、納品されたチップに基づき開発メーカーは遊技機
を生産し、これを第三者監督機関に検定申請し、検定試
験に合格した遊技機がパチンコホールに納品され営業に
用いられる。パチンコホール側は、かかる検定合格した
製品を用いて営業を行う為に監督機関に認定申請を行い
営業が許可される。
【0012】本発明の遊技機制御用チップは図2のブロ
ック図で示すような構成からなる。図2において5は、
遊技機プログラムの実行・制御を行う中央処理装置(C
PU)であり、CPU5に動作に必要なクロックを発生
するクロック発生回路6と接続されている。CPU5は
各種バスを介して外部の各種データを入力または外部へ
出力するためのパラレル入出力ポートと、遊技用のアプ
リケーションプログラム、照合用の識別コード、それを
所定の暗号化キーコードに基づき暗号化した照合用の識
別コード、エラーコードならびにアプリケーションプロ
グラム、識別コード及びエラーコードから所定のアルゴ
リズム(フィールエイト、循環冗長検査)により算出さ
れたチェックコードが書かれた再書き込み禁止内蔵RO
M7と、遊技制御用のデータを一時保存するための内蔵
RAM8と、外部装置から入力された認識コードに基づ
きこれが合致していたときに後述する手順にて内蔵RO
M7データのチェックコードの算出及び予め内蔵ROM
7に書かれたチェックコードとの比較を行い、その後に
内蔵ROM7データの内容(識別コード及び暗号化識別
コード又はエラーコード)及び内蔵RAM8データの内
容を外部装置に出力する識別手段としての識別回路9
と、時間を設定し各種タイミングを制御するカウンタ・
タイマ回路10と、CPUの異常動作を監視するウオッチ
ドグタイマ(WDT)12と、内蔵ROM7以外からのプ
ログラムの実行を禁止する不正アドレス実行禁止制御回
路(IATG)14と、リセット回路16と接続されてお
り、18は内蔵ROM7のメモリー制御回路であり、20は
内蔵ROM7のROM書き込みの為のメモリープログラ
ム制御回路である。尚、チェックコードの比較の結果正
しい時に識別番号を正しくない時にエラーコードを送信
するように構成されている。また1は、チップ内に装着
された乱数発生回路であり、該乱数発生回路1から出力
される数値は所定の数値m(自然数)内の数値であり、
その数値は内部データバスを介して中央処理装置5に入
力される。この乱数発生回路1から出力される数値は、
遊技機に設置された入賞センサー2の信号をチャタリン
グ除去回路3(チップ内蔵)を経て、入力された時点の
数値が出力される。
ック図で示すような構成からなる。図2において5は、
遊技機プログラムの実行・制御を行う中央処理装置(C
PU)であり、CPU5に動作に必要なクロックを発生
するクロック発生回路6と接続されている。CPU5は
各種バスを介して外部の各種データを入力または外部へ
出力するためのパラレル入出力ポートと、遊技用のアプ
リケーションプログラム、照合用の識別コード、それを
所定の暗号化キーコードに基づき暗号化した照合用の識
別コード、エラーコードならびにアプリケーションプロ
グラム、識別コード及びエラーコードから所定のアルゴ
リズム(フィールエイト、循環冗長検査)により算出さ
れたチェックコードが書かれた再書き込み禁止内蔵RO
M7と、遊技制御用のデータを一時保存するための内蔵
RAM8と、外部装置から入力された認識コードに基づ
きこれが合致していたときに後述する手順にて内蔵RO
M7データのチェックコードの算出及び予め内蔵ROM
7に書かれたチェックコードとの比較を行い、その後に
内蔵ROM7データの内容(識別コード及び暗号化識別
コード又はエラーコード)及び内蔵RAM8データの内
容を外部装置に出力する識別手段としての識別回路9
と、時間を設定し各種タイミングを制御するカウンタ・
タイマ回路10と、CPUの異常動作を監視するウオッチ
ドグタイマ(WDT)12と、内蔵ROM7以外からのプ
ログラムの実行を禁止する不正アドレス実行禁止制御回
路(IATG)14と、リセット回路16と接続されてお
り、18は内蔵ROM7のメモリー制御回路であり、20は
内蔵ROM7のROM書き込みの為のメモリープログラ
ム制御回路である。尚、チェックコードの比較の結果正
しい時に識別番号を正しくない時にエラーコードを送信
するように構成されている。また1は、チップ内に装着
された乱数発生回路であり、該乱数発生回路1から出力
される数値は所定の数値m(自然数)内の数値であり、
その数値は内部データバスを介して中央処理装置5に入
力される。この乱数発生回路1から出力される数値は、
遊技機に設置された入賞センサー2の信号をチャタリン
グ除去回路3(チップ内蔵)を経て、入力された時点の
数値が出力される。
【0013】次に図3に示すものは識別回路9の具体的
なブロック図を示すものであり、識別回路9のデータの
入出力を行うデータ入出力回路22と、データ入出力回路
22を介して外部装置による照合の場合は外部装置から入
力されたトリガタイミングパルスに基づきトリガのタイ
ミングを調整すると共に通信速度に関する情報(ボー・
レート)を出力するタイミング発生回路24と、チップの
内蔵ROM,内蔵RAMアクセス時のアドレスの発生及
びそのアドレスの順次アクセス動作を行うアドレスバス
と接続されたアドレスカウンタ26と、チップのデータバ
スと接続されたパラレル/シリアル変換回路28と、各ブ
ロックの基準クロックの発生、シリアルデータ送信時の
ボー・レートの決定及び各動作時のタイマー監視を行う
デバイダ/タイマ回路30と、外部装置から入力された認
識コードと予め記憶された認識コードとの一致を判定す
る認識コード判定回路32と、チップ内蔵ROM7に書き
込まれたプログラム、識別コード、暗号化識別コード及
びエラーコードに基づき所定の前述したアルゴリズムと
同じ手法にてチェックコードを算出するROMチェック
回路34と、前記データ入出力回路22,タイミング発生回
路24,アドレスカウンタ26,パラレル/シリアル変換回
路28,デバイダ/タイマ回路30,認識コード判定回路32
及びROMチェック回路34の作動を制御するIDコント
ロール回路36とからなる。IDコントロール回路36は、
照合装置から送出された認識コードを確認した後に中央
処理装置5をフローティング状態にするためにバス開放
要求を行い、CPU5を一時停止させる。また、データ
入出力回路22には、図4に示すように第三者がいたずら
か何かでマイクロコンピュータチップのSD端子に過度
な電流を流すことにより回路を破壊することが考えられ
るので、かかる場合に遊技機を作動させないように自己
診断回路21を組み込んである。この自己診断回路21は、
CPU5からフェッチ・サイクルを受け所定のチェック
パルスを2回発振する発振回路21aと、該発振回路21a
から発振されたチェックパルスをOR回路21b、出力端
子21c、出力回路21d(バッファー機能を持つ)、入力
回路21e(バッファー機能を持つ)、入力端子21fを介
して比較回路21gに接続されたものからなり、該比較回
路21gにはチェックパルス発振回路21aからも直接パル
スが入力されるように構成されており、さらに前記比較
回路21gはリセット回路16へ出力されるようになってい
る。
なブロック図を示すものであり、識別回路9のデータの
入出力を行うデータ入出力回路22と、データ入出力回路
22を介して外部装置による照合の場合は外部装置から入
力されたトリガタイミングパルスに基づきトリガのタイ
ミングを調整すると共に通信速度に関する情報(ボー・
レート)を出力するタイミング発生回路24と、チップの
内蔵ROM,内蔵RAMアクセス時のアドレスの発生及
びそのアドレスの順次アクセス動作を行うアドレスバス
と接続されたアドレスカウンタ26と、チップのデータバ
スと接続されたパラレル/シリアル変換回路28と、各ブ
ロックの基準クロックの発生、シリアルデータ送信時の
ボー・レートの決定及び各動作時のタイマー監視を行う
デバイダ/タイマ回路30と、外部装置から入力された認
識コードと予め記憶された認識コードとの一致を判定す
る認識コード判定回路32と、チップ内蔵ROM7に書き
込まれたプログラム、識別コード、暗号化識別コード及
びエラーコードに基づき所定の前述したアルゴリズムと
同じ手法にてチェックコードを算出するROMチェック
回路34と、前記データ入出力回路22,タイミング発生回
路24,アドレスカウンタ26,パラレル/シリアル変換回
路28,デバイダ/タイマ回路30,認識コード判定回路32
及びROMチェック回路34の作動を制御するIDコント
ロール回路36とからなる。IDコントロール回路36は、
照合装置から送出された認識コードを確認した後に中央
処理装置5をフローティング状態にするためにバス開放
要求を行い、CPU5を一時停止させる。また、データ
入出力回路22には、図4に示すように第三者がいたずら
か何かでマイクロコンピュータチップのSD端子に過度
な電流を流すことにより回路を破壊することが考えられ
るので、かかる場合に遊技機を作動させないように自己
診断回路21を組み込んである。この自己診断回路21は、
CPU5からフェッチ・サイクルを受け所定のチェック
パルスを2回発振する発振回路21aと、該発振回路21a
から発振されたチェックパルスをOR回路21b、出力端
子21c、出力回路21d(バッファー機能を持つ)、入力
回路21e(バッファー機能を持つ)、入力端子21fを介
して比較回路21gに接続されたものからなり、該比較回
路21gにはチェックパルス発振回路21aからも直接パル
スが入力されるように構成されており、さらに前記比較
回路21gはリセット回路16へ出力されるようになってい
る。
【0014】次に乱数発生回路1及びチャタリング除去
回路3は図6に示すような構成からなる。すなわちnビ
ットのユーザ設定レジスタ40と、該レジスタ40と接
続されたリロードレジスタ41と、リロードレジスタ4
1と接続されたnビットのプリセッタブルダウンカウン
タ42と、該カウンタ42から出力される数値をラッチ
し格納するnビットの第1レジスタ43,nビットの第
2レジスタ44とからなり、第2レジスタ44に転送さ
れた乱数データが内部データバスを介して中央処理装置
4に転送される。このnビットのプリセッタブルダウン
カウンタ42は例えば12MHzのクロック発生回路6
からクロック信号が入力され、その信号に基づき所定の
数だけカウントを行う。このカウンタ42のカウントす
べき数値は、リロードレジスタ41からの入力信号に基
づき変更されるが、図に示すようにカウント終了信号が
インプットされた時にのみ変更されるように構成されて
いる。
回路3は図6に示すような構成からなる。すなわちnビ
ットのユーザ設定レジスタ40と、該レジスタ40と接
続されたリロードレジスタ41と、リロードレジスタ4
1と接続されたnビットのプリセッタブルダウンカウン
タ42と、該カウンタ42から出力される数値をラッチ
し格納するnビットの第1レジスタ43,nビットの第
2レジスタ44とからなり、第2レジスタ44に転送さ
れた乱数データが内部データバスを介して中央処理装置
4に転送される。このnビットのプリセッタブルダウン
カウンタ42は例えば12MHzのクロック発生回路6
からクロック信号が入力され、その信号に基づき所定の
数だけカウントを行う。このカウンタ42のカウントす
べき数値は、リロードレジスタ41からの入力信号に基
づき変更されるが、図に示すようにカウント終了信号が
インプットされた時にのみ変更されるように構成されて
いる。
【0015】またチャタリング除去回路3は、入賞セン
サー2からの12MHzの入力信号と、クロック発生回
路6のクロック信号を1/213、1/214、1/215、
1/216に分周するプリスケーラ45によりサンプリン
グクロック信号を作り出し、該作り出したクロック信号
を選択させるサンプリングクロックセレクタ46と該ク
ロックセレクタ46で選択されたクロック信号に基づき
そのクロック信号一周期より短いチャタリング成分を取
り除くように構成されている。
サー2からの12MHzの入力信号と、クロック発生回
路6のクロック信号を1/213、1/214、1/215、
1/216に分周するプリスケーラ45によりサンプリン
グクロック信号を作り出し、該作り出したクロック信号
を選択させるサンプリングクロックセレクタ46と該ク
ロックセレクタ46で選択されたクロック信号に基づき
そのクロック信号一周期より短いチャタリング成分を取
り除くように構成されている。
【0016】さらにチャタリング除去回路3の出力信号
は、第1レジスタ43と第1フリップフロップ回路47
に出力され、第2フリップフロップ回路48、オア回路
49、1クロックディレイ50,51及び第2レジスタ
のデコード回路52からなるラッチデータ内部データバ
スを介して読み出す。すなわち第1レジスタにラッチさ
れた乱数データはエンプティフラグが空きならば、エン
プティフラグを立てる。ユーザはエンプティフラグを確
認して第2レジスタに転送された乱数データを読みだ
す。そして読み出した後にエンプティフラグをクリヤす
る。
は、第1レジスタ43と第1フリップフロップ回路47
に出力され、第2フリップフロップ回路48、オア回路
49、1クロックディレイ50,51及び第2レジスタ
のデコード回路52からなるラッチデータ内部データバ
スを介して読み出す。すなわち第1レジスタにラッチさ
れた乱数データはエンプティフラグが空きならば、エン
プティフラグを立てる。ユーザはエンプティフラグを確
認して第2レジスタに転送された乱数データを読みだ
す。そして読み出した後にエンプティフラグをクリヤす
る。
【0017】一方チップの内蔵ROM7には例えば、図
5に示すように0000H番地から3FDFH番地まで
のエリアまでをユーザープログラム領域(アプリケーシ
ョンプログラム領域)とし、3FE0H番地から32バ
イトに識別コード、暗号化識別コード及び暗号化キーコ
ードの選択番号が書き込まれている。そして4000H
番地から7DFF番地までを未使用領域として7E00
H番地から7FFFH番地までの512バイトを内蔵R
AM専用の番地とし、さらに8000HからFFFFH
までを未使用領域としており、例えばメモリーのアドレ
ス制御により通常は、3FC0H番地から3FFFH番
地へは、データ内容を読み込めないように制御してい
る。尚、本実施例では、内蔵RAMの容量は切り替え装
置により256/512バイトにより切り替わるように
構成されている。
5に示すように0000H番地から3FDFH番地まで
のエリアまでをユーザープログラム領域(アプリケーシ
ョンプログラム領域)とし、3FE0H番地から32バ
イトに識別コード、暗号化識別コード及び暗号化キーコ
ードの選択番号が書き込まれている。そして4000H
番地から7DFF番地までを未使用領域として7E00
H番地から7FFFH番地までの512バイトを内蔵R
AM専用の番地とし、さらに8000HからFFFFH
までを未使用領域としており、例えばメモリーのアドレ
ス制御により通常は、3FC0H番地から3FFFH番
地へは、データ内容を読み込めないように制御してい
る。尚、本実施例では、内蔵RAMの容量は切り替え装
置により256/512バイトにより切り替わるように
構成されている。
【0018】次に図7に示すものは本発明にかかる乱数
発生回路1の第2実施例を示すものでチャタリング除去
回路3は前述第1実施例と同じように構成されている。
前述第1実施例のプリセッタブルダウンカウンタ42の
代わりにnビットのフリーランニングカウンタ42bを
用い、リロードレジスタ41から直接にカウンタ42b
に入力せずに、nビットのコンパレータ60を設置し、
リロードレジスタ41の数値データmとカウンタ42b
の出力データをコンパレータ60に入力してカウンタ4
2bの出力データがリロードレジスタ41のデータと一
致した時にカウンタ42bにリセット信号を送り、カウ
ンタ42bの数値を0にクリヤーするように構成したも
のからなる。このnビットのカウンタ42bも例えば1
2MHzのクロック発生回路6からクロック信号が入力
され、その信号に基づき所定の数(m)だけカウントを
行う。このカウンタ42のカウントすべき数値は、リロ
ードレジスタ41からの入力データに基づき変更される
が、図に示すようにカウント数値が予めリロードレジス
タ41から入力された数値(m)と一致した時にのみ変
更できるように構成されている。
発生回路1の第2実施例を示すものでチャタリング除去
回路3は前述第1実施例と同じように構成されている。
前述第1実施例のプリセッタブルダウンカウンタ42の
代わりにnビットのフリーランニングカウンタ42bを
用い、リロードレジスタ41から直接にカウンタ42b
に入力せずに、nビットのコンパレータ60を設置し、
リロードレジスタ41の数値データmとカウンタ42b
の出力データをコンパレータ60に入力してカウンタ4
2bの出力データがリロードレジスタ41のデータと一
致した時にカウンタ42bにリセット信号を送り、カウ
ンタ42bの数値を0にクリヤーするように構成したも
のからなる。このnビットのカウンタ42bも例えば1
2MHzのクロック発生回路6からクロック信号が入力
され、その信号に基づき所定の数(m)だけカウントを
行う。このカウンタ42のカウントすべき数値は、リロ
ードレジスタ41からの入力データに基づき変更される
が、図に示すようにカウント数値が予めリロードレジス
タ41から入力された数値(m)と一致した時にのみ変
更できるように構成されている。
【0019】以上述べた構成において本発明の実施例に
かかるマイクロコンピュータチップは、次のように作動
する。マイクロコンピュータチップでは、電源が入れら
れた時点で、識別回路号9のデータ入出力回路22内の自
己診断回路21内のチェックパルス発振回路21aがフェッ
チ・サイクルを受信し、出力端子21c及び比較回路21g
に対して2回ほどチェックパルスを発振し、出力回路21
d、入力回路21e、入力端子21fを介して入力されたパ
ルスとを比較する。パルスが一致していれば比較回路21
gからリセット回路16に出力されず、一致しないとき
(入力端子から入ってくるパルスがない時)は比較回路21
gから回路が異常ということでリセット回路16にリセッ
ト信号を出力し、遊技機制御用CPU5をリセットし、
遊技機が作動しないようにする。異常ない時及び外部装
置からの照合信号がインプットされた時には、識別回路
9のIDコントロール回路36は、チップのCPU5をフ
ローティング状態(リセット)とし、次にROMチェッ
ク回路34に対して内蔵ROM7に書かれたデータのチェ
ックを指示する。
かかるマイクロコンピュータチップは、次のように作動
する。マイクロコンピュータチップでは、電源が入れら
れた時点で、識別回路号9のデータ入出力回路22内の自
己診断回路21内のチェックパルス発振回路21aがフェッ
チ・サイクルを受信し、出力端子21c及び比較回路21g
に対して2回ほどチェックパルスを発振し、出力回路21
d、入力回路21e、入力端子21fを介して入力されたパ
ルスとを比較する。パルスが一致していれば比較回路21
gからリセット回路16に出力されず、一致しないとき
(入力端子から入ってくるパルスがない時)は比較回路21
gから回路が異常ということでリセット回路16にリセッ
ト信号を出力し、遊技機制御用CPU5をリセットし、
遊技機が作動しないようにする。異常ない時及び外部装
置からの照合信号がインプットされた時には、識別回路
9のIDコントロール回路36は、チップのCPU5をフ
ローティング状態(リセット)とし、次にROMチェッ
ク回路34に対して内蔵ROM7に書かれたデータのチェ
ックを指示する。
【0020】ROMチェック回路34は、マイクロコンピ
ュータチップ内蔵のROM7にアクセスし、プログラ
ム、識別コード及び暗号化識別コードを順次走査しなが
ら所定のアルゴリズムに従いチェックコードを算出す
る。本実施例では、チェックコードの算出は、日本電信
電話(株)が開発したフィールエイトとか、循環冗長検
査により行っている。算出されたチェックコードは、内
蔵ROM7の所定番地に予め記載された算出済みチェッ
クコードとの照合が行われ、一致していない時には遊技
機を停止状態とし、一致していた時には遊技機を作動さ
せる。この時CPU5では、IATG14がプログラムが
走行しているアドレスを常時監視し、規定のアドレス範
囲を外れた時には割込みしてリセット回路を作動させて
いる。またWDT12がノイズ等による誤動作(暴走)を検
出し、正常な状態に戻すようにしている。尚プログラム
による遊技機の制御はパラレルI/Oポートを介して制
御が行われている。
ュータチップ内蔵のROM7にアクセスし、プログラ
ム、識別コード及び暗号化識別コードを順次走査しなが
ら所定のアルゴリズムに従いチェックコードを算出す
る。本実施例では、チェックコードの算出は、日本電信
電話(株)が開発したフィールエイトとか、循環冗長検
査により行っている。算出されたチェックコードは、内
蔵ROM7の所定番地に予め記載された算出済みチェッ
クコードとの照合が行われ、一致していない時には遊技
機を停止状態とし、一致していた時には遊技機を作動さ
せる。この時CPU5では、IATG14がプログラムが
走行しているアドレスを常時監視し、規定のアドレス範
囲を外れた時には割込みしてリセット回路を作動させて
いる。またWDT12がノイズ等による誤動作(暴走)を検
出し、正常な状態に戻すようにしている。尚プログラム
による遊技機の制御はパラレルI/Oポートを介して制
御が行われている。
【0021】次に内蔵ROMに書き込まれたプログラム
に基づき遊技機が作動中において、遊技機の入賞口2に
球が入った時には、図7に示すようにまずチャタリング
除去回路3を経て検出信号が第1レジスタに入力され、
その時点におけるカウンタの数値(乱数)が格納され
る。格納された乱数データは第2レジスタに転送され、
中央処理装置5に送信され、そこでその乱数の数値が大
当たりか否かが判別されることになり、数値が一致した
時には大当たりとして役物が作動し、他方一致しなかっ
た時には大当たりでないとして、役物を作動させない。
に基づき遊技機が作動中において、遊技機の入賞口2に
球が入った時には、図7に示すようにまずチャタリング
除去回路3を経て検出信号が第1レジスタに入力され、
その時点におけるカウンタの数値(乱数)が格納され
る。格納された乱数データは第2レジスタに転送され、
中央処理装置5に送信され、そこでその乱数の数値が大
当たりか否かが判別されることになり、数値が一致した
時には大当たりとして役物が作動し、他方一致しなかっ
た時には大当たりでないとして、役物を作動させない。
【0022】例えば、プログラムに記載される確率が1
000分の1の時にはカウンタへに999を入力し、カ
ウンタをして0から999までカウントすることを繰返
し行わせ、入賞口2に球が入った時点で出力される検出
信号を受け取った時点の第1レジスタに入力されるカウ
ンタのカウント数値p−1(p−1≦999)をラッチ
して中央処理装置5に判定させ、p−1=999の時に
大当たりとする(確率は1/1000)。ここでカウン
タが8ビット(n=8)の時には最大255までしかカ
ウントできないため、確率は1/256が最小となる
が、16ビットのカウンタを用いれば最大65535ま
でカウントでき、確率を1/65536までとることが
できる。また、複数の乱数発生回路で出てくる数値の判
定を2通り行い、判定がいずれも一致した時に大当たり
とするように構成すれば、例えば8ビットのカウンタ2
個を用いた場合には、確率を1/65536まで落すこ
とができる。尚、本実施例では乱数発生回路を1個用い
た場合について説明したが、これに限定されるものでは
なく、大当たり、小当たり等の数に合わせて乱数発生回
路を複数用いても良い。
000分の1の時にはカウンタへに999を入力し、カ
ウンタをして0から999までカウントすることを繰返
し行わせ、入賞口2に球が入った時点で出力される検出
信号を受け取った時点の第1レジスタに入力されるカウ
ンタのカウント数値p−1(p−1≦999)をラッチ
して中央処理装置5に判定させ、p−1=999の時に
大当たりとする(確率は1/1000)。ここでカウン
タが8ビット(n=8)の時には最大255までしかカ
ウントできないため、確率は1/256が最小となる
が、16ビットのカウンタを用いれば最大65535ま
でカウントでき、確率を1/65536までとることが
できる。また、複数の乱数発生回路で出てくる数値の判
定を2通り行い、判定がいずれも一致した時に大当たり
とするように構成すれば、例えば8ビットのカウンタ2
個を用いた場合には、確率を1/65536まで落すこ
とができる。尚、本実施例では乱数発生回路を1個用い
た場合について説明したが、これに限定されるものでは
なく、大当たり、小当たり等の数に合わせて乱数発生回
路を複数用いても良い。
【0023】またこの確率を決定するものは内蔵ROM
のプログラム領域からカウンタに入力されるプログラム
で決定されるため、検定終了後の確率の変更はプログラ
ム改変としてチェックされるために、事実上できないこ
とになる。
のプログラム領域からカウンタに入力されるプログラム
で決定されるため、検定終了後の確率の変更はプログラ
ム改変としてチェックされるために、事実上できないこ
とになる。
【0024】
【効果】以上述べたように本発明にかかるマイクロコン
ピュータチップでは、チップ内に乱数発生回路を内蔵さ
せ、その乱数が出力される範囲を内蔵ROMのプログラ
ム領域に記載されたデータに基づくように構成すると共
に内蔵ROM内のプログラムを遊技機の起動時に識別回
路でチェックするように構成したので、第三者検査機関
による大当たりの確率を簡単に判別することができると
共に、該大当たり、小当たり等の起こるの確率を検定後
に改変することができない。その結果、遊技者は安心し
て遊技に興ずることができる。
ピュータチップでは、チップ内に乱数発生回路を内蔵さ
せ、その乱数が出力される範囲を内蔵ROMのプログラ
ム領域に記載されたデータに基づくように構成すると共
に内蔵ROM内のプログラムを遊技機の起動時に識別回
路でチェックするように構成したので、第三者検査機関
による大当たりの確率を簡単に判別することができると
共に、該大当たり、小当たり等の起こるの確率を検定後
に改変することができない。その結果、遊技者は安心し
て遊技に興ずることができる。
【図1】 本発明かかる装置の運用方式を示す概略図で
ある。
ある。
【図2】 本発明にかかるマイクロコンピュータチップ
ブロック図である。
ブロック図である。
【図3】 チップ内の識別回路回路のブロック図であ
る。
る。
【図4】 データ入力回路に組み込まれた自己診断回路
のブロック図である。
のブロック図である。
【図5】 内蔵ROM及び内蔵RAMに格納されている
プログラム等の番地を示す図である。
プログラム等の番地を示す図である。
【図6】 チップに内蔵される乱数発生回路の第1実施
例を示すブロック図である。
例を示すブロック図である。
【図7】 チップに内蔵される乱数発生回路の第2実施
例を示すブロック図である。
例を示すブロック図である。
1 乱数発生回路
2 入賞センサー
3 チャタリング除去回路
5 中央処理装置(CPU)
6 クロック発生回路
7 再書き込み禁止内蔵ROM
8 内蔵RAM
9 識別回路
10 カウンタ・タイマ回路
11 パラレル入出力ポート
12 ウォッチドグタイマ(WDT)
14 不正アドレス実行禁止制御回路(IATG)
16 リセット回路
18 メモリー制御回路
20 メモリープログラム制御回路
21 自己診断回路
21a チェックパルス発生回路
21b OR回路
21c 出力端子
21d 出力回路
21e 入力回路
21f 入力端子
21g 比較回路
21h 切換回路
22 データ入出力回路
24 タイミング発生回路
26 アドレスカウンタ
28 パラレル/シリアル変換回路
30 デバイダ/タイマ回路
32 認識コード判定回路
34 ROMチェック回路
36 IDコントロール回路
40 ユーザ設定レジスタ
41 リロードレジスタ
42 プリセッタブルカウンタ
42b フリーランニングカウンタ
43 第1レジスタ
44 第2レジスタ
45 プリスケーラ
46 クロックセレクタ
47 第1フリップフロップ
48 第2フリップフロップ
49 オア回路
50,51 1クロックディレイ
52 デコード回路
60 コンパレータ
Claims (2)
- 【請求項1】 内蔵ROMと、遊技制御用のデータを一
時保存するための内蔵RAMと、内蔵ROMデータのチ
ェックコードの算出及び予め内蔵ROMに書かれたチェ
ックコードとの比較を行い、その後に内蔵ROMデータ
の内容及び内蔵RAMデータの内容を外部装置に出力す
る識別手段としての識別回路と、内蔵ROMに書かれた
アプリケーションプログラム及びユーザーデータに基づ
き遊技プログラムを実行するための中央処理装置と、ア
プリケーションプログラムからの信号に基づき前記中央
処理装置に対して乱数を送信する乱数発生回路とからな
り、前記乱数発生回路がプリセッタブルダウンカウンタ
と該カウンタに対してカウント数を書き込むリロードレ
ジスタと入賞センサーからの信号を受けた時点のダウン
カウンタの数値をラッチして格納する第1レジスタ及び
第2レジスタとで構成され、該第2レジスタは第1レジ
スタにラッチされたその時点におけるカウンタの数値
(乱数)を中央処理装置に送信するように構成されてい
ることを特徴とする遊技機制御用マイクロコンピュータ
チップ。 - 【請求項2】 内蔵ROMと、遊技制御用のデータを一
時保存するための内蔵RAMと、内蔵ROMデータのチ
ェックコードの算出及び予め内蔵ROMに書かれたチェ
ックコードとの比較を行い、その後に内蔵ROMデータ
の内容及び内蔵RAMデータの内容を外部装置に出力す
る識別手段としての識別回路と、内蔵ROMに書かれた
アプリケーションプログラム及びユーザーデータに基づ
き遊技プログラムを実行するための中央処理装置と、ア
プリケーションプログラムからの信号に基づき前記中央
処理装置に対して乱数を送信する乱数発生回路とからな
り、前記乱数発生回路がフリーランニングカウンタと該
カウンタの数値が入力されリロードレジスタから入力さ
れた数値に到達した時に前記カウンタに対してリセット
信号を送信するコンパレータと入賞センサーからの信号
を受けた時点のダウンカウンタの数値をラッチして格納
する第1レジスタ及び第2レジスタとで構成され、該第
2レジスタは第1レジスタにラッチされたその時点にお
けるカウンタの数値(乱数)を中央処理装置に送信する
ように構成されていることを特徴とする遊技機制御用マ
イクロコンピュータチップ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11370794A JP3462568B2 (ja) | 1994-04-28 | 1994-04-28 | 遊技機制御用マイクロコンピュータチップ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11370794A JP3462568B2 (ja) | 1994-04-28 | 1994-04-28 | 遊技機制御用マイクロコンピュータチップ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07299203A JPH07299203A (ja) | 1995-11-14 |
JP3462568B2 true JP3462568B2 (ja) | 2003-11-05 |
Family
ID=14619132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11370794A Expired - Lifetime JP3462568B2 (ja) | 1994-04-28 | 1994-04-28 | 遊技機制御用マイクロコンピュータチップ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3462568B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6148908B2 (ja) * | 2013-06-13 | 2017-06-14 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
-
1994
- 1994-04-28 JP JP11370794A patent/JP3462568B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07299203A (ja) | 1995-11-14 |
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Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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