KR0161724B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 전하보존전극을 형성하기 전에 플레이트 전극의 일부가 되는 제1도전층 패턴을 형성하고, 전하보존전극 콘택홀을 형성하며, 이를 통하여 확산영역과 접촉되는 제2도전층 패턴과 그 상측에 접촉되는 이중원통 형상의 제3도전층 패턴을 형성하여 전하보존전극을 구성하고, 상기 제1도전층 패턴과 접촉되는 제4도전층 패턴을 형성하여 플레이트전극을 구성하였으므로, 전하보존전극의 표면적이 증가되어 캐패시터의 정전용량도 증가되므로 소자동작의 신뢰성이 증가되고 소자의 고집적화에 유리하다.
Description
제1a도 내지 제1c도는 종래 기술에 따른 반도체소자의 캐패시터 제조 공정도.
제2a도 내지 제2f도는 본 발명의 일 실시예에 따른 반도체소자의 캐패시터 제조 공정도.
제3도는 본 발명의 다른 실시예에 따른 반도체소자의 캐패시터 제조 공정의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 필드산화막
3 : 게이트산화막 4 : 게이트전극
5 : 산화막 6 : 스페이서
7 : 불순물 확산영역 8 : 질화막
9 : 평탄화층 실리사이드막 8,15,32,40 : 산화막
20,22,33,36,39,41,44,47 : 다결정실리콘층
23,34,37,42,46 : 감광막패턴
30 : 전하보존전극 콘택홀 35,43 : 유전막
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 게이트전극과 확산영역의 상측에 실리사이드막을 형성하고 전하보존전극 콘택홀을 통하여 확산영역과 접촉되는 도전층 패턴 상에 이중 원통형상의 도전층 패턴을 형성하여 전하보존전극을 형성하고, 그 하측에도 플레이트전극을 형성하여 캐패시터의 표면적을 증가시켜 공정이 간단하고 소자동작의 신뢰성과 공정수율을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.
특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자에서는 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전막으로 사용하거나, 유전막의 두께를 얇게 하거나 또는 전하보존전극의 표면적을 증가시키는 등의 방법이 있다.
그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 높은 유전상수를 갖는 유전물질로는 예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들은 접합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵다.
또한 유전막 두께를 감소시키는 방법은 소자 동작이 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
또한 캐패시터의 표면적을 증가시키기 위하여 다결정 실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조나, 원통형 또는 사각틀체 형상의 미로 구조로 형성하거나, 다결정 실리콘의 그레인 바운더리의 식각 선택비를 이용하는 에이치.에스.지(hemispherical grain poly silicon; HSG) 방법등을 사용한다.
그러나 상기의 전하보존전극들은 각각 문제점을 가지고 있다.
즉, 핀형 전하보존전극은 제조 공정이 복잡하여 공정수율이 떨어지고, 내부가 비어 있는 캐비티형은 셀영역과 주변회로 영역간의 단차가 증가되어 후속 마스크 공정에서 공정 여유도가 감소되고 금속공정이 어려우며, 원통형은 도전 스페이서 형성시 다결정실리콘의 다결정 중합체등과 같은 공정결함이 남게되어 이에 의해 단락이 발생되므로 소자동작의 신뢰성과 공정수율이 떨어지는 문제점이 있다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOSFET의 채널폭을 조정하여 형성한다. 가장 널리 쓰이는 MOSFET는 게이트전극으로 불순물이 도핑된 폴리실리콘층을 사용하고, 소오스/드레인전극은 반도체기판상에 불순물이 도핑된 확산영역이 사용된다. 여기서 게이트전극의 면저항(sheet resistance)은 약 30∼70Ω/정도이며, 소오스/드레인전극의 면저항은 N+의 경우에는 약 70∼150Ω/, P+의 경우 약 100∼250Ω/정도이며, 게이트전극이나 소오스/드레인전극상에 형성되는 콘택의 경우에는 콘택저항이 하나의 콘택당 약 30∼70Ω/정도이다.
이와 같이 게이트전극과 소오스/드레인전극의 높은 면저항 및 콘택저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인전극의 상부에만 금속 실리사이드막이나 선택적 금속막을 형성하여 MOSFET의 전류구동능력을 증가시켰다.
예를 들어 Ti 실리사이드나 선택적 W을 사용하면 게이트전극과 소오스/드레인전극의 면저항을 약 5Ω/, 콘택저항은 콘택당 약 3Ω/이하로 현저하게 감소되어 MOSFET의 전류구동능력이 40% 이상 증가되므로 MOSFET의 고집적화가 가능하다.
제1a도 내지 제1c도는 종래 기술에 따른 반도체소자의 전하보존전극 제조 공정도로서, 실린더형 전하보존전극의 예이다.
먼저, 반도체기판(1)상에 소자분리를 위한 필드산화막(2)과, 게이트산화막(3)과 일련의 게이트전극(4)들과, 상기 게이트전극(4)과 중첩되는 산화막(5) 패턴을 형성하고, 상기 게이트 전극(4)과 산화막(5) 패턴의 측벽에 산화막 스페이서(6)를 형성하며, 상기 게이트전극(4) 양측의 반도체기판(1)에 통상의 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조의 불순물 확산영역(7)을 형성한다.
그다음 상기 구조의 전표면에 식각장벽층인 질화막(8)을 형성하고, 상기 확산영역(7)들 중에서 전하보존전극 콘택으로 예정되어 있는 부분 및 그에 접한 게이트전극(4) 상측의 질화막(8)을 제거하여 상기 확산영역(7)을 노출시킨다. (제1a도 참조).
그후, 상기 질화막(8)이 제거되어 있는 부분의 상측에 도전층인 제1다결정실리콘층(20) 패턴을 형성하고, 다시 상기 제1다결정실리콘층(20) 패턴을 노출시키는 전하보존전극 콘택홀(30)을 구비하는 평탄화층(9) 패턴을 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 산화막의 도포 및 사진 식각 방법으로 형성한다.
그다음 상기 구조의 전표면에 제2다결정실리콘층(22)을 형성하고, 상기 전하보존전극 콘택홀(30)에 의해 단차가 낮아진 부분에 전하보존전극 식각마스크인 감광막패턴(23)을 형성한다. (제1b도 참조).
그후, 상기 감광막패턴(23)에 의해 노출되어 있는 제2다결정실리콘층(22)을 제거하여 상기 전하보존전극 콘택홀(30)의 내측에서 제1다결정실리콘층(20) 패턴과 접촉되는 원통 형상의 제2다결정실리콘층(22) 패턴을 형성하고, 상기 감광막패턴(23)과 평탄화층(9)을 제거하여 원통형상의 전하저장전극을 형성한다. (제1c도 참조).
상기와 같은 종래 기술에 따른 원통형 전하보존전극은 표면적을 크게 하기 위하여 게이트전극의 상측에도 전하보존전극을 형성하였으나, 소자가 고집적화되어 감에 따라 단차의 증가 없이 충분한 정전용량을 확보하는 것이 어려워져 소자의 고집적화를 저해하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 게이트전극과 확산영역의 상측에 실리사이드막을 형성하고 전하보존전극 콘택홀을 통하여 확산영역과 접촉되는 도전층 패턴 상에 이중 원통형상의 도전층 패턴을 형성하여 전하보존전극을 형성하고, 그 하측에도 플레이트전극을 형성하여 캐패시터의 표면적을 증가시켜 공정이 간단하고 소자동작의 신뢰성과 공정수율을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방법의 특징은, 반도체기판상에 필드산화막과, 게이트산화막 및 일련의 게이트전극을 형성하는 공정과, 상기 게이트 전극의 측벽에 산화막 스페이서를 형성하고, 상기 게이트전극 양측의 반도체기판에 LDD 구조의 확산영역을 형성하는 공정과, 상기 게이트전극과 확산영역의 표면에 실리사이드막을 형성하는 공정과, 상기 구조의 전표면에 제1산화막을 형성하는 공정과, 상기 확산영역에서 전하보존전극 콘택으로 예정되어 있는 부분이 제거된 제1다결정실리콘층 패턴을 형성하되, 콘택 부분 보다 넓게 오픈 되도록 형성하는 공정과, 상기 구조의 전표면에 제1유전막과 제2다결정실리콘층을 순차적으로 형성하는 공정과, 상기 확산영역에서 전하보존전극 콘택으로 예정되어 있는 부분을 노출시키기 위한 제2감광막패턴을 형성하고, 상기 제2감광막패턴에 의해 노출되어 있는 제1유전막에서 제1산화막까지 순차적으로 제거하여 상기 확산영역상의 실리사이드막을 노출시키는 전하보존전극 콘택홀을 형성하는 공정과, 상기 제2감광막패턴을 제거하고, 상기 구조의 전표면에 제3다결정실리콘층을 형성하는 공정과, 상기 제3 및 제2다결정실리콘층을 패터닝하여 상기 전하보존전극 콘택홀을 통하여 상기 확산영역과 접촉되고, 상기 제1다결정실리콘층 패턴과도 일정 부분이 중첩되는 제2 및 제3다결정 실리콘층 패턴을 형성하여 전하보존전극이 아닌 부분의 상기 제1유전막을 노출시키는 공정과, 상기 구조의 전표면에 제2산화막을 형성하는 공정과, 상기 제3다결정실리콘층 패턴의 테두리 부분을 노출시키는 제2산화막 패턴을 형성하는 공정과, 상기 구조의 전표면에 제4다결정실리콘층을 도포하는 공정과, 상기 제3다결정실리콘층 패턴과 접촉되는 부분의 제4다결정실리콘층이 남도록 패터닝 하여 상기 제3다결정실리콘층 패턴과 연결되는 이중 원통형 제4다결정실리콘층 패턴을 형성하는 공정과, 상기 구조의 전표면에 제2유전막과 제5다결정실리콘층을 순차적으로 형성하는 공정과, 상기 제5다결정실리콘층에서 제1유전막까지를 캐패시터 패터닝용 마스크를 사용하여 순차적으로 제거하여 제1다결정실리콘층 패턴을 노출시키는 공정과, 상기 구조의 전표면에 제6다결정실리콘층을 도포하여 상기 제1다결정실리콘층 패턴과 연결되는 플레이트전극을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제2a도 내지 제2f도는 본 발명의 일 실시예에 따른 반도체소자의 전하보존전극의 제조 공정도이다.
먼저, 반도체기판(1)상에 소자분리를 위한 필드산화막(2)과, 게이트산화막(3) 및 일련의 게이트전극(4)을 형성한 후, 상기 게이트 전극(4)의 측벽에 산화막 스페이서(6)를 형성하고, 상기 게이트전극(4) 양측의 반도체기판(1)에 LDD 구조의 확산영역(7)을 형성한다.
그다음 상기 노출되어 있는 게이트전극(4)과 확산영역(7)의 표면에 실리사이드 가능한 전이금속, 예를 들어 Mo, Ti, Ta, Cr 및 Nb 중 어느 하나이거나 또는 선택적 W으로 실리사이드막(31)을 형성하여 게이트전극(4)의 면저항과 접촉저항을 감소시킨 후, 상기 구조의 전표면에 식각장벽이 되는 절연막, 예를 들어 제1산화막(32)을 형성한다. (제2a도 참조).
그후, 상기 구조의 전표면에 제1다결정실리콘층(33)을 형성하고, 상기 확산영역(7)에서 전하보존전극 콘택으로 예정되어 있는 부분상의 제1다결정실리콘층(33)을 노출시키는 제1감광막패턴(34)을 형성한 후, 상기 제1감광막패턴(34)에 의해 노출되어 있는 제1다결정실리콘층(33)을 습식식각 방법으로 등방성식각하여 상기 제1산화막(32)을 노출시키는 제1다결정실리콘층(33) 패턴을 언더컷이 지도록 형성한다. (제2b도 참조).
그다음 상기 제1감광막패턴(34)을 제거하고, 상기 구조의 전표면에 제1유전막(35)과 제2다결정실리콘층(36)을 순차적으로 형성하고, 상기 확산영역(7)에서 전하보존전극 콘택으로 예정되어 있는 부분을 노출시키기 위한 제2감광막패턴(37)을 형성한 후, 상기 제2감광막패턴(37)에 의해 노출되어 있는 제1유전막(35)에서 제1산화막(32)까지 순차적으로 제거하여 상기 확산영역(7) 상의 상기 실리사이드막(31)을 노출시키는 전하보존전극 콘택홀(30)을 형성한다. (제2c도 참조).
그후, 상기 제2감광막패턴(37)을 제거하고, 상기 구조의 전표면에 제3다결정실리콘층(39)을 형성한 후, 상기 제2 및 제3다결정실리콘층(36),(39)을 패터닝하여 상기 전하보존전극 콘택홀(30)을 통하여 상기 확산영역(7)과 접촉되며 상기 제1다결정실리콘층(33) 패턴과도 어느 정도 면적이 중첩되는 제2 및 제3다결정실리콘층(36),(39) 패턴을 형성하여 나머지 영역 즉 전하보존전극이 아닌 부분에서 상기 제1유전막(35)을 노출시킨다.
그다음 상기 노출되어 있는 제1유전막(35)과 상기 제3다결정실리콘층(39) 패턴의 중앙 부분 상에 통상의 화학기상증착(chemical vapor deposition; 이하 CVD) 및 사진식각 방법에 의해 제2산화막(40) 패턴을 형성한 후, 상기 구조의 전표면에 제4다결정실리콘층(41)을 도포하고, 상기 제3다결정실리콘층(39) 패턴과 접촉되는 부분의 제4다결정실리콘층(41)상에 제3감광막패턴(42)을 형성한다. (제2d도 참조).
그후, 상기 제3감광막패턴(42)에 의해 노출되어 있는 제4다결정실리콘층(41)을 식각하여 상기 제3다결정실리콘층(39) 패턴과 연결되는 이중 원통형 제4다결정실리콘층(41) 패턴을 형성한 후, 상기 제3감광막패턴(42)을 제거한다.
그다음 상기 구조의 전표면에 제2유전막(43)과 제5다결정실리콘층(44)을 순차적으로 도포하고, 상기 제4다결정실리콘층(41) 패턴의 상측은 덮는 정도 크기의 제4감광막패턴(46)을 제5다결정실리콘층(44) 상에 형성하고, 이를 마스크로 노출되어 있는 제5다결정실리콘층(44)에서 제1유전막(35)까지 순차적으로 제거하여 제1다결정실리콘층(32) 패턴을 노출시킨다. 상기에서 제1 및 제2유전막(35),(43)은 산화막의 단층으로 형성하거나 산화막-질화막-산화막의 적층 구조로 형성할 수도 있다. (제2e도 참조).
그후, 상기 제4감광막패턴(46)을 제거하고, 상기 구조의 전표면에 제6다결정실리콘층(47)을 도포하여 상기 제1다결정실리콘층(32) 패턴과 연결되는 플레이트전극을 형성한다. (제2f도 참조).
상기와 같이 이중 원통형 전하보존전극을 형성하고, 그 표면의 하측에도 플레이트전극을 형성하여 캐패시터의 표면적에 비례하는 정전용량이 증가된다.
제3도는 본 발명의 다른 실시예에 따른 반도체소자의 캐패시터 제조공정의 단면도로서, 제2d도의 공정에서 제3감광막패턴(42)을 사진 노광 공정이 아닌 유동성만을 이용하여 제4다결정실리콘층(41)의 요부를 메우도록 형성하여 제4다결정실리콘층(41) 패턴의 양측 돌출부가 형성되지 않도록 하였다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은 전하보존전극을 형성하기 전에 플레이트 전극의 일부가 되는 제1도전층 패턴을 형성하고, 전하보존전극 콘택홀을 형성하여, 이를 통하여 확산영역과 접촉되는 제2도전층 패턴과 그 상측에 접촉되는 이중원통 형상의 제3도전층 패턴을 형성하여 전하보존전극을 구성하고, 상기 제1도전층 패턴과 접촉되는 제4도전층 패턴을 형성하여 플레이트전극을 구성하였으므로, 전하보존전극의 표면적이 증가되어 캐패시터의 정전용량도 증가되므로 소자동작의 신뢰성이 증가되고 소자의 고집적화에 유리한 이점이 있다.
Claims (5)
- 반도체기판상에 필드산화막과, 게이트산화막 및 일련의 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 측벽에 산화막 스페이서를 형성하고, 상기 게이트전극 양측의 반도체기판에 LDD 구조의 확산영역을 형성하는 공정과, 상기 게이트전극과 확산영역의 표면에 실리사이드막을 형성하는 공정과, 상기 구조의 전표면에 제1산화막을 형성하는 공정과, 상기 확산영역에서 전하보존전극 콘택으로 예정되어 있는 부분이 제거된 제1다결정실리콘층 패턴을 형성하되, 콘택 부분 보다 넓게 오픈 되도록 형성하는 공정과, 상기 구조의 전표면에 제1유전막과 제2다결정실리콘층을 순차적으로 형성하는 공정과, 상기 확산영역에서 전하보존전극 콘택으로 예정되어 있는 부분을 노출시키기 위한 제2감광막패턴을 형성하고, 상기 제2감광막패턴에 의해 노출되어 있는 제1유전막에서 제1산화막까지 순차적으로 제거하여 상기 확산영역상의 실리사이드막을 노출시키는 전하보존전극 콘택홀을 형성하는 공정과, 상기 제2감광막패턴을 제거하고, 상기 구조의 전표면에 제3다결정실리콘층을 형성하는 공정과, 상기 제3 및 제2다결정실리콘층을 패터닝하여 상기 전하보존전극 콘택홀을 통하여 상기 확산영역과 접촉되고, 상기 제1다결정실리콘층 패턴과도 일정 부분이 중첩되는 제2 및 제3다결정실리콘층 패턴을 형성하여 전하보존전극이 아닌 부분의 상기 제1유전막을 노출시키는 공정과, 상기 구조의 전표면에 제2산화막을 형성하는 공정과, 상기 제3다결정실리콘층 패턴의 테두리 부분을 노출시키는 제2산화막 패턴을 형성하는 공정과, 상기 구조의 전표면에 제4다결정실리콘층을 도포하는 공정과, 상기 제3다결정실리콘층 패턴과 접촉되는 부분의 제4다결정실리콘층이 남도록 패터닝 하여 상기 제3다결정실리콘층 패턴과 연결되는 이중 원통형 제4다결정실리콘층 패턴을 형성하는 공정과, 상기 구조의 전표면에 제2유전막과 제5다결정실리콘층을 순차적으로 형성하는 공정과, 상기 제5다결정실리콘층에서 제1유전막까지를 캐패시터 패터닝용 마스크를 사용하여 순차적으로 제거하여 제1다결정실리콘층 패턴을 노출시키는 공정과, 상기 구조의 전표면에 제6다결정실리콘층을 도포하여 상기 제1다결정실리콘층 패턴과 연결되는 플레이트전극을 형성하는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 실리사이드막을 Mo, Ti, Ta, Cr 및 Nb 로 이루어지는 군에서 임의로 선택되는 하나의 전이금속으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 실리사이드막을 선택적 W 실리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1 및 제2유전막을 산화막의 단층 구조나 산화막-질화막-산화막의 적층 구조로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1도전층 패턴 형성을 위한 식각 공정을 습식 등방성식각으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019940027923A KR0161724B1 (ko) | 1994-10-28 | 1994-10-28 | 반도체 소자의 캐패시터 제조방법 |
Applications Claiming Priority (1)
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| KR1019940027923A KR0161724B1 (ko) | 1994-10-28 | 1994-10-28 | 반도체 소자의 캐패시터 제조방법 |
Publications (2)
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| KR960015940A KR960015940A (ko) | 1996-05-22 |
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Families Citing this family (1)
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|---|---|---|---|---|
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- 1994-10-28 KR KR1019940027923A patent/KR0161724B1/ko not_active IP Right Cessation
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| KR960015940A (ko) | 1996-05-22 |
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