KR20030000962A - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조방법에 관한 것으로, 반도체 기판의 제 1영역(수직형 트랜지스터가 형성될 영역)과 제 2영역(수평형 트랜지스터가 형성될 영역)내에 각각 드레인 영역과 불순물 영역을 동시에 형성하고, 기판상부에 제 1절연막/제 2절연막/제 3절연막을 순차 형성하고 이들을 식각하여 제 1영역에 콘택홀을 형성한 후에, 도프트 폴리실리콘을 매립하여 채널을 형성한다. 그리고, 제 3절연막 상부에 도프트 폴리실리콘막을 형성하고 이를 패터닝하여 제 1영역에 채널을 통해 드레인 영역과 연결되는 소오스 영역을 형성한 후에 제 1영역의 제 3절연막 내지 제 1절연막을 패터닝하고 제 2절연막을 제거한다. 그 다음 구조물 전면에 산화막을 형성하고 도프트 폴리실리콘을 증착하고 이를 패터닝하여 제 1영역에 수직형 더블 게이트전극 및 게이트절연막을 형성함과 동시에 제 2영역에 수평형 게이트전극 및 게이트절연막을 형성한다. 그러므로, 하나의 반도체 기판에 수직형 더블 게이트구조의 트랜지스터와 수평형 트랜지스터를 동시에 제작할 수 있으며 각각의 트랜지스터에서 설정된 선폭의 게이트전극 길이를 만족시킬 수 있으며 수직형 더블 게이트전극에 캐핑막을 추가하여 소오스/드레인 전극사이를 절연할 수 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 수직형 더블 게이트구조의 트랜지스터 및 수평형 트랜지스터를 갖는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 소자의 크기 및 선폭 등의 감소는 필연적인 사항이 되었으며, 이에 따라 미세선폭의 구현 기술은 반도체장치 제작에 핵심 기술이 되고 있다.
일반적으로, 10㎚이하의 게이트전극의 길이를 갖는 미세 소자의 제조 공정시 게이트전극을 패터닝하는데 어려움이 있다. 최근에는 반도체 소자의 고집적화에 따라 박막의 두께가 게이트전극의 길이가 되는 수직형 소자가 출현되었다. 이에, 쇼트 채널에서 나타난 DIBL(Drain Induced Barrier Lowering)에 의한 펀치 불량을 줄이고 전류를 2배로 늘릴 수 있는 더블 게이트전극을 갖는 트랜지스터가 많은 주목을 받고 있다. 이는 하나의 트랜지스터에 있는 2개의 게이트전극 아래서 각각의 채널이 형성되기 때문에 실제 트랜지스터 폭의 2배가 되어 2배의 전류가 흐르게 되는 것이다.
그러나, 이러한 수직형 더블 게이트 구조의 트랜지스터는 막의 두께가 게이트 전극의 길이 및 채널이 되므로 다양한 소자를 갖는 회로에서 다른 트랜지스터(예를 들면 수평형 트랜지스터)의 게이트 전극을 설계하는데 문제점이 있었다. 또한, 수직 구조를 갖는 게이트전극과 소오스/드레인 영역사이를 절연하기가 매우 어려웠다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 하나의 반도체 기판에 수직형 더블 게이트구조의 트랜지스터와 수평형 트랜지스터를 동시에 제작할 수 있으며 각각의 트랜지스터에서 설정된 선폭의 게이트전극 길이를 만족시킬 수 있으며 수직형 더블 게이트전극에 캐핑막을 추가하여 소오스/드레인 전극사이를 절연할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 수직형 더블 게이트구조의 트랜지스터 및 수평형 트랜지스터를 갖는 반도체장치의 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 기판 12 : 제 1도전층
14 : 불순물 영역 16 : 제 1절연막
18 : 제 2절연막 20 : 제 3절연막
22 : 콘택홀 24' : 채널
26 : 제 2도전층 28 : 캐핑막
30a, 30b : 게이트절연막 32 : 게이트용 도전체막
32a : 수직형 더블 게이트전극 32b : 수평형 게이트전극
34 : 층간 절연막 36 : 콘택전극
A : 수직형 더블 게이트구조의 트랜지스터 영역
B : 수평형 트랜지스터 영역
상기 목적을 달성하기 위하여 본 발명은 수직형 더블 게이트구조의 트랜지스터 및 수평형 트랜지스터를 포함한 반도체장치의 제조방법에 있어서, 반도체 기판의 제 1영역과 제 2영역내에 각각 제 1도전층과 불순물 영역을 동시에 형성하는 단계와, 기판상부에 제 1절연막/제 2절연막/제 3절연막을 순차 형성하고 이들을 식각하여 제 1영역에 콘택홀을 형성한 후에, 도전체를 매립하여 채널을 형성하는 단계와, 제 3절연막 상부에 도전체막을 형성하고 이를 패터닝하여 제 1영역에 채널을 통해 제 1도전층과 연결되는 제 2도전층을 형성하는 단계와, 제 1영역의 제 3절연막 내지 제 1절연막을 패터닝하고 제 2절연막을 제거하는 단계와, 구조물 전면에 절연 박막을 형성하고 도전체막을 증착하고 이를 패터닝하여 제 1영역에 수직형 더블 게이트전극 및 게이트절연막을 형성함과 동시에 제 2영역에 수평형 게이트전극 및 게이트절연막을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 수직형 더블 게이트구조의 트랜지스터 및 수평형 트랜지스터를 갖는 반도체장치의 공정 순서도이다. 이들 도면에서 도면 부호 A는 반도체 기판에서 수직형 더블 게이트구조의 트랜지스터가 형성될 제 1영역이고 B는 수평형 트랜지스터가 형성될 제 2영역이다.
도 1에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 소자분리 공정을 실시하여 소자분리막(미도시함)을 형성하고, 도펀트를 이용한 이온 주입공정으로 제 1영역(A)에 제 1도전층(12)과 제 2영역(B)에 불순물 영역(14)을 형성한다. 이때, 제 1도전층(12)은 수직형 트랜지스터의 소오스가 될 영역이므로 별도의 마스크를 이용한 이온 주입공정을 통해 도핑을 높일 수 있다. 그리고, 불순물 영역(14)은 수평형 트랜지스터의 소오스/드레인이 될 부분이다.
그리고 기판 상부에 제 1절연막(16)/제 2절연막(18)/제 3절연막(20)을 순차 형성한다. 이때, 제 1절연막(16)과 제 3절연막(20)은 제 2절연막(18)에 대해 식각 선택성이 있는 물질로 형성한다. 예를 들면, 제 2절연막(18)이 산화막일 경우 제 1절연막(16)과 제 3절연막(20)은 질화막이다.
그 다음 도 2 및 도 3에 도시된 바와 같이, 수직형 더블 게이트구조의 트랜지스터의 채널 영역이 형성될 위치를 정의한 마스크를 이용한 식각 공정을 진행하여 적층된 제 3절연막(20), 제 2절연막(18), 제 1절연막(16)을 식각한다. 이로 인해, 제 1영역(A)의 절연막들(20, 18, 16)에 콘택홀(미도시함)이 형성된다. 그리고 콘택홀이 형성된 절연막들에 도전체막으로서 도프트 폴리실리콘(24)을 증착하여 콘택홀을 매립한다.
그런 다음 도 4에 도시된 바와 같이, CMP(Chemical Mechanical Polishing)을 진행하여 도프트 폴리실리콘(24)을 연마하되, 제 3절연막(20)이 드러날 때까지 진행한다. 이로 인해, 콘택홀내에 매립된 도프트 폴리실리콘이 수직형 더블 게이트구조의 트랜지스터의 채널(24')이 된다.
본 발명은 채널(24')에 추가 인시튜 도핑 공정을 실시하여 소오스(12)와 이후 형성될 드레인에 인접한 LDD 영역의 폴리실리콘과 그 외 채널 영역의 폴리실리콘의 도핑 농도를 다르게 조절할 수도 있다.
이어서 도 5에 도시된 바와 같이, 제 3절연막(20) 상부에 도전체막으로서 도프트 폴리실리콘을 형성하고 이를 패터닝하여 제 1영역(A)에 채널(24')을 통해 제 1도전층(12)과 연결되는 제 2도전층(26)을 형성한다. 이때, 제 2도전층(26)은 수직형 더블 게이트 구조의 트랜지스터에서 드레인으로 사용된다.
그 다음 도 6에 도시된 바와 같이, 상기와 같은 구조물 전면에 절연물질(예를 들어 질화막)로 이루어진 캐핑막(28)을 형성한다.
그리고 도 7에 도시된 바와 같이, 수직 더블 게이트구조의 트랜지스터의 드레인 마스크를 이용한 식각 공정을 진행하여 제 1영역(A)의 캐핑막(28) 내지 제 1절연막(16)을 함께 패터닝(28', 20', 18', 16')한다. 이때, 수평형 트랜지스터가 형성될 제 2영역(B)은 기판의 활성 영역이 드러나도록 모든 층을 제거한다. 여기서 패터닝된 캐핑막(28')은 드레인/소오스 영역과 이후 형성될 더블 게이트전극 사이의 절연 특성을 높이기 위해 사용된다.
그 다음 도 8에 도시된 바와 같이, 패터닝된 제 2절연막(18')만을 습식 식각을 통해 제거한다.
이어서 도 9에 도시된 바와 같이, 산화 공정을 진행하여 구조물 전면에 산화막(30)을 형성하고 그 위에 도전체막(32)으로서 도프트 폴리실리콘을 증착한다.
그리고 도 10에 도시된 바와 같이, 수직형 및 수평형 게이트 마스크를 이용한 식각 공정을 진행하여 도프트 폴리실리콘(32)과 산화막(30)을 패터닝하여 제 1영역(A)에 수직형 더블 게이트전극(32a) 및 게이트절연막(30a)을 형성한다. 이와 동시에, 제 2영역(B)에 수평형 게이트전극(32b) 및 게이트절연막(30b)을 형성한다. 이때 게이트전극 제조 공정시 수직형 트랜지스터의 드레인측 게이트절연막(30a)이 노출될 때까지 도프트 폴리실리콘막(32)을 식각하여 제 1영역(A)에 있는 구조물 패턴의 좌/우측에 분리된 수직형 더블 게이트전극(32a)을 형성한다.
도 11에 도시된 바와 같이, 상기와 같이 수직형 및 수평형 트랜지스터가 형성된 기판 전면에 층간 절연막(34)을 형성하고 그 표면을 CMP 공정으로 평탄화한 후에, 콘택 마스크를 이용한 식각 공정을 진행하여 층간 절연막(34)에 콘택홀을 형성한다. 그리고 콘택홀에 금속 등의 도전체를 매립하여 게이트전극의 콘택 및 소오스/드레인의 콘택(36)을 형성한다. 여기서, 반도체 장치의 수직 단면에 의해 수직형 더블 게이트 구조의 트랜지스터의 게이트 콘택은 보이지 않는다.
상기한 바와 같이, 본 발명은 하나의 반도체 기판에 수직형 더블 게이트구조의 트랜지스터와 수평형 트랜지스터를 동시에 제작할 수 있으며 각각의 트랜지스터에서 설정된 선폭의 게이트전극 길이를 만족시킬 수 있으며 수직형 더블 게이트전극에 캐핑막을 추가하여 소오스/드레인 전극사이를 절연할 수 있다.
그러므로, 본 발명은 고집적 반도체장치에 있어서, 수직형 더블 게이트 트랜지스터를 수평형 트랜지스터도 동시에 형성함에 따라 수직 더블 게이트 트랜지스터의 장점을 그대로 가지면서도 수직형 트랜지스터가 가지는 한계를 극복할 수 있다.
Claims (4)
- 수직형 더블 게이트구조의 트랜지스터 및 수평형 트랜지스터를 포함한 반도체장치의 제조방법에 있어서,반도체 기판의 제 1영역과 제 2영역내에 각각 제 1도전층과 불순물 영역을 형성하는 단계;상기 기판상부에 제 1절연막/제 2절연막/제 3절연막을 순차 형성하고 이들을 식각하여 제 1영역에 콘택홀을 형성한 후에, 도전체를 매립하여 채널을 형성하는 단계;상기 제 3절연막 상부에 도전체막을 형성하고 이를 패터닝하여 상기 제 1영역에 상기 채널을 통해 상기 제 1도전층과 연결되는 제 2도전층을 형성하는 단계;상기 제 1영역의 제 3절연막 내지 제 1절연막을 패터닝하고 제 2절연막을 제거하는 단계; 및상기 구조물 전면에 절연 박막을 형성하고 도전체막을 증착하고 이를 패터닝하여 제 1영역에 수직형 더블 게이트전극 및 게이트절연막을 형성함과 동시에 제 2영역에 수평형 게이트전극 및 게이트절연막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1항에 있어서, 상기 제 2도전층을 형성한 후에, 구조물 전면에 절연물질로 이루어진 캐핑막을 적층하는 단계를 더 포함하고 이후 제 1영역의 캐핑막 내지제 1절연막을 함께 패터닝하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1항에 있어서, 상기 채널용 도전체는 도프트 폴리실리콘으로 형성하되, 인시튜 도핑 공정을 실시하여 제 1도전층과 제 2도전층에 인접한 LDD 영역의 폴리실리콘과 그 외 채널 영역의 도핑 농도를 다르게 조절하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1항에 있어서, 상기 게이트전극용 도전체막의 패터닝시 제 2도전층의 게이트절연막이 노출될 때까지 도전체막을 식각하여 제 1영역의 구조물 좌우측에 분리된 수직형 더블 게이트전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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