KR20030070968A - 로컬 살리사이데이션 구조를 갖는 반도체 장치 및 그제조방법 - Google Patents

로컬 살리사이데이션 구조를 갖는 반도체 장치 및 그제조방법 Download PDF

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Abstract

반도체 장치의 동작스피드가 개선되면서 보더레스 콘택의 적용으로 인한 소자 집적도를 최대화할 수 있는 반도체 장치의 제조방법이 개시된다. 그러한 방법은 소자의 특성과 적용 용도에 따라 셀과 주변영역에 선택적으로 살리사이드를 구현할 수 있는 방법 즉, 셀에는 게이트와 소오스/드레인 영역에 살리사이드를 형성하고 주변영역에서는 게이트에만 살리사이드를 형성하거나 또는 그 반대로 살리사이드 형성이 가능한 로컬 살리사이데이션 공정을 가짐을 특징으로 한다. 그러한 방법에 따라, 특정영역에서는 폴리실리콘 라인의 인터커넥트 저항을 줄이고 액티브 영역에는 살리사이드가 형성되지 않아 접합 누설을 최소화한다. 또한, ESD 보호 트랜지스터의 보호성능이 극대화되고, 보더레스 콘택을 적용할 수 있게 된다.

Description

로컬 살리사이데이션 구조를 갖는 반도체 장치 및 그 제조방법{semiconductor device having local salicidation structure and method for fabricating the same}
본 발명은 반도체 장치의 제조에 관한 것으로, 특히 로컬 살리사이데이션 구조를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
근래에 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라 반도체 메모리 등과 같은 반도체 소자의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 필수적으로 제품의 고집적화가 요구된다. 고집적화를 위해서는 트랜지스터 소자의 게이트 산화막 두께 및 채널 길이들을 얇고 짧게 하는 작업 등을 포함하는 스케일 다운이 수반되어지고 있다.
반도체 소자가 고속화됨에 따라 콘택 저항과 소오스/드레인 영역의 시트 저항을 줄이는 동시에 폴리실리콘 라인의 인터콘넥트 저항을 줄이기 위하여 셀프 얼라인드 실리사이드(이하 살리사이드)기술이 본 분야에 널리 적용되고 있다. 최근에 사용되는 통상적인 살리사이드 공정은 MOS 구조 위에 금속 예컨대 티타늄(Ti), 코발트(Co), 백금(Pt)을 증착하여 열처리를 행함으로써, 셀프얼라인으로 폴리실리콘 게이트의 상부와 소오스/드레인 활성영역의 상부에 실리사이드 층을 형성하는 것이다. 여기서, 게이트를 형성하는 폴리실리콘과 소오스/드레인을 형성하는 싱글 크리스탈 실리콘은 상기 고융점 금속과 반응하여 실리사이드를 형성하지만, 상기 게이트의 측벽에 형성되는 게이트 스페이서는 실리콘 물질이 아니라 통상적으로 실리콘 산화막 또는 질화막으로 구성되어 있으므로, 게이트 스페이서 위에서는 실리사이드 반응이 일어나지 않는다. 결국, 게이트 스페이서의 상부에는 실리사이드가 형성하지 못한다. 상기 게이트 스페이서의 상부에 실리사이드화 반응이 일어나지 않고 증착된 금속층은 후속의 공정에서 적절한 에칭기술을 통해 제거됨에 의해 게이트와 소오스/드레인 영역은 전기적으로 서로 절연된다.
상기한 경우 액티브 영역에 존재하는 살리사이드는 소오스/드레인 접합 내부에 위치하게 되고 만약 형성된 살리사이드의 프로파일이 불량할 경우 접합 누설을 유발할 수 있는 가능성을 내포하고 있다. 또한, 정전방전(ESD)에 의한 칩 파괴를 방지하기 위한 ESD 보호 트랜지스터의 경우는 드레인 단의 저항이 높아야 그 보호성능을 극대화 할 수 있는데, 살리사이드가 형성된 경우 드레인 단의 길이를 늘리는 것 만으로는 요구되는 높은 저항을 얻기 어렵다. 즉, 살리사이드 형성에 의해 저저항이라는 소자특성상의 이득이 있지만, 일부 소자에서는 오히려 특성저하를 야기할 수 있는 가능성이 있어 선택적으로 살리사이드를 형성하고자 하는 요구가 있어 왔다. 즉, 게이트에는 살리사이드를 형성하여 폴리실리콘 라인의 인터콘넥트 저항을 줄이고 액티브는 살리사이드를 형성하지 않아 접합 누설을 최소화하고 정전 방전 보호 트랜지스터의 보호 성능을 극대화할 수 있는 이른 바 로컬 살리사이데이션 방법이 선호되고 있다.
한편, 반도체 소자의 집적도 증가에 기인한 셀 사이즈의 감소에 따라 반도체 제조공정의 전반에 걸쳐서 여러 가지 공정상의 한계들이 노출되고 있으며 특히 사진기술의 관점에서 주로 패턴 사이즈의 극미세화에 기인한 공정상의 어려움이 많이 대두되고 있다. 이러한 한계들을 극복하기 위하여 다양한 접근방법들이 시도되고 있으며, 특히 산화막 식각공정에서 질화막간의 고선택 식각을 이용하여 액티브와 얕은 트렌치 아이솔레이션(STI)에 걸쳐서 형성되는 보더레스(borderless) 콘택 형성기술이 많이 연구되고 있다.
그러나, 통상의 로컬 살리사이데이션 공정을 사용하는 경우에 후속의 층간 절연막 식각시 식각 정지막 역할을 하는 질화막을 형성하기 어렵기 때문에 보더레스 콘택의 산화막 식각시 STI의 산화막이 과도하게 식각되어 보더레스 콘택에 채워지는 도전층과 웰이 전기적으로 단락되는 현상이 발생할 수 있다. 따라서, 보더레스 콘택을 적용하지 못하게 되는 경우에 반도체 소자의 집적도 증가에 어려움이 있음은 물론이다.
이하에서는 통상의 로컬 살리사이데이션 공정을 사용한 경우에 보더레스 콘택의 산화막이 과도하게 식각되는 문제가 보다 상세히 설명된다.
도 1a 내지 도 1d 는 종래 기술에 의한 반도체 소자의 로컬 살리사이데이션 형성방법을 설명하기 위해 도시된 단면도들이다. 먼저, 도 1a를 참조하면, 반도체 기판(10)에 트랜치 공정으로 소자간 분리 절연막(20)을 형성하는 공정, 게이트 절연막으로서 절연층(40), 게이트 전극 및 도전체로서 다결정 폴리실리콘을 전면에 적층하고, 통상의 사진식각공정으로 게이트 전극(50)을 형성하는 공정, 상기 게이트 전극(50)의 측벽에 게이트 스페이서(60)를 형성하는 공정, 형성된 게이트 전극을 마스크로 하여 불순물을 주입하여 활성영역(30)을 형성하는 공정, 그리고 층간 절연막(70)을 적층하여 평탄화하는 공정이 차례로 진행된 결과가 보여진다. 도 1b를 참조하면, 화학적기계적 폴리싱(CMP)나 에치백 공정을 사용하여 게이트 전극(50)의 성부에 적층된 층간 절연막(70)을 게이트 전극(50)의 최상부 높이까지 제거하는 공정이 진행된 결과가 보여진다.도 1c를 참조하면, 도 1b의 결과물 전면에 고융점 금속을 적층하고 열처리 공정에 의해 다결정(폴리) 실리콘 내부의 실리콘 원자와 적층된 금속원자를 반응시켜 게이트 전극(50)으로서 기능하는 다결정 폴리 실리콘 표면 상부에 실리사이드 막(55)을 형성하는 공정이 진행된 결과가 보여진다. 도 1d를 참조하면, 층간 절연막(75)을 다시 적층하고 통상의 사진공정을 이용하여 감광막을 패터닝하고 패터닝된 감광막을 마스크로 사용하여 층간 절연막(75)을 식각하여 보더레스 콘택(65)을 형성하는 공정진행의 결과가 보여진다.
상기한 바와 같이, 통상의 로컬 살리사이데이션 공정으로 반도체 트랜지스터를 제조할 경우에 식각 정지막을 적층하지 못하기 때문에 보더레스 콘택형성을 위해 상기 층간 절연막(75)의 산화막 식각시 STI(20)를 형성하고 있는 산화막도 함께 과도하게 식각되어 버린다. 따라서, 보더레스 콘택이 채워지는 도전층과 웰이 전기적으로 단락되는 현상이 발생할 수 있다. 이러한 이유로 종래에는 보더레스 콘택을 적용하지 못함으로 인해 반도체 소자의 집적도 증가에 제한을 주는 문제점이 있었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 고집적 및 고속동작이 가능한 저전력 반도체 장치 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 접합 누설이 적고 동작 스피드 및 소자 집적도를 대폭적으로 개선할 수 있는 반도체 트랜지스터 제조 방법 및 그 구조를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 장치의 동작스피드가 개선되면서 보더 레스 콘택의 적용을 가능케 하여 소자 집적도를 최대화할 수 있는 개선된 로컬 살리사이데이션 방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 일 양상(aspect)에 따른, 반도체 장치의 제조방법은, 반도체 기판에 정의된 제1영역과 제2영역에 게이트 스페이서를갖는 복수의 트랜지스터들을 각기 형성하고 식각 정지막을 전면적으로 적층한 후, 상기 제2영역에만 상기 트랜지스터들의 게이트 상부를 덮는 식각 정지막의 상부가 노출되도록 감광막을 형성하는 공정과; 상기 감광막을 식각 마스크로 하여 상기 제2영역의 노출된 식각 정지막 및 상기 제1영역의 식각 정지막을 모두 제거하는 공정과; 상기 감광막을 제거한 후, 전면에 고융점 금속을 적층하고 열처리 공정을 실시하여 상기 제1영역에서는 게이트 상부 및 소스/드레인 활성영역 상부를 모두 실리사이드 층으로 형성하고 상기 제2영역에서는 게이트 상부 만을 실리사이드 층으로 형성하는 공정을 포함함을 특징으로 한다.
본 발명의 다른 양상에 따른 반도체 트랜지스터의 구조는, 기판의 제1 영역내에 위치되는 트랜지스터들에 대하여는 실리사이드 층이 게이트 상부 및 소스/드레인 활성영역 상부에 각기 형성되고, 상기 제1 영역과는 이격된 제2 영역내에 위치되는 트랜지스터들에 대하여는 실리사이드 층이 게이트 상부에만 각기 형성된 것을 특징으로 한다.
여기서, 상기 제1 영역이 주변영역인 경우에 상기 제2 영역은 메모리 셀 영역이며, 상기 제1 영역이 메모리 셀 영역인 경우에 상기 제2 영역은 주변영역일 수 있다. 또한, 바람직하기로는 상기 제1 영역과 제2 영역에 형성되는 실리사이드 층들은 동시에 셀프 얼라인으로 형성되는 살리사이드 층들이다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치의 로컬 살리사이데이션 형성방법을 공정순서별로 보인 도면들
도 2a 내지 도 2h는 본 발명의 실시 예에 따른 반도체 장치의 로컬 살리사이데이션 형성방법을 공정순서별로 보인 도면들
이하에서는 본 발명의 실시 예에 따른 반도체 장치의 제조방법에 대한 바람직한 실시 예가 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 층은 동일한 참조부호로서 나타나 있다.
먼저, 본 발명의 철저한 이해를 제공하기 위한 의도외에는 다른 의도없이, 실시 예의 요지를 설명하면 다음과 같다. 소자의 특성과 적용용도에 따라 선택적으로 살리사이드를 형성하는 로컬 살리사이데이션이 본 발명의 기본적 해결구성이다. 예를 들어, 특정영역에서는 게이트 에만 살리사이드를 형성하고 소오스/드레인 활성영역에는 살리사이드를 형성하지 않는다. 그럼에 의해, 접합누설이 적어 저전력 SRAM에서도 안정적으로 사용할 수 있게 되며, ESD보호 트랜지스터의 보호성능이 극대화되고, 폴리실리콘 라인의 인터커넥트 저항도 줄일 수 있어, 반도체 소자의 동작속도를 증가시킬 수 있으며, 보더 레스 콘택을 적용할 수 있기 때문에 셀 사이즈를 감소시켜 집적도를 증가시킬 수 있다. 또한, 또 다른 특정영역에서는 게이트와 활성영역에 동시에 살리사이드를 형성하기 때문에 반도체 소자의 속도를 극대화 시킬 수 있다. 즉, 위의 두가지 요소를 동시에 적용하면 로우 파워, 하이 스피드 소자를 만들 수 있는 이점을 가진다.
도 2a 내지 도 2h는 본 발명의 실시 예에 따른 반도체 장치의 로컬 살리사이데이션 형성방법을 공정순서별로 보인 도면들이다. 본 발명의 실시 예에 따라 도시된 도 2a내지 도 2h 가운데, 먼저 도 2a를 참조한다. 도 2a는 싱글 크리스탈 실리콘 등과 같은 물질로 이루어진 반도체 기판(10)에 트렌치 공정으로 소자간 분리 절연막을 형성하는 공정, 게이트 절연막으로서 절연층(40), 게이트 전극 및 도전체로서 다결정 실리콘(50)을 전면에 적층하고 통상의 사진식각공정으로 패터닝하는 공정, 상기 게이트 전극(50)을 이온 주입 마스크로 하여 불순물 이온을 주입함에 의해 활성영역을 형성하는 공정, 다결정 실리콘(50) 측벽에 질화막 스페이서(60)를 형성하는 공정, 다시 다결정 실리콘과 측벽 스페이서를 마스크로 하여 불순물을 주입하여 고농도의 활성영역(30)을 형성하는 공정의 진행 결과가 보여진다. 여기서, 식각 정지막(62)을 전면적으로 적층하고 감광막(65) 예컨대 포토레지스트를 도포하고 베이크 하면 도 2a의 결과물이 얻어진다. 여기서, 상기 식각 정지막(62)은 산화막과의 선택비가 우수한 질화막이 바람직하다. 또한, 도면에서 좌측에 보여지는 제1 영역(100)을 메모리 셀 영역이 아닌 주변영역으로 편의상 나타낼 경우에 우측에 보여지는 제2 영역(200)은 메모리 셀 영역이 된다.
도 2b는 도 2a의 결과물상에 통상의 사진기술을 이용하여 원하는 영역, 여기서는 제1 영역(100)의 감광막(65)을 모두 제거한 후의 단면을 나타낸다. 도 2c는 도 2b의 결과물 상의 감광막(65a)을 에치백하여 게이트 전극(50) 위의 식각정지막(62)에서 식각 정지시킨 후의 단면을 나타낸다. 도 2d는 도 2c의 결과물상의 감광막(65b)을 마식각 마스크로 하여 게이트 전극(50) 위의 식각 정지막(62)을 제거한 후의 단면도를 나타낸다. 도 2e는 도 2d의 결과물상의 감광막(65b)을 제거한 후의 단면도를 나타낸다. 이에 따라, 제1 영역(100)에는 게이트 전극(50) 및 게이트 스페이서(60)가 완전히 노출되어 있고, 제2 영역(200)에는 게이트 전극(50)의 상부만이 노출되어 있게 된다.
도 2f는 도 2e의 결과물상의 전면에 고융점 금속을 적층하고 열처리 공정을 적용한 결과가 보여진다. 상기 공정에 의해 게이트 전극인 다결정 실리콘 내부의실리콘 원자와 활성영역인 싱글 크리스탈 실리콘 내부의 실리콘 원자가 상기 금속과 실리사이드 반응한다. 따라서, 특정영역(100)에는 게이트와 소오스/드레인 영역에 모두 살리사이드가 형성되고, 또 다른 특정영역(200)에는 게이트에만 살리사이드가 형성된다. 여기서, 살리사이드 공정에 사용되는 금속중에서 티타늄, 코발트가 선택될 수 있다. 상기 금속은 저항이 아주 낮고 오직 폴리실리콘이나 싱글 크리스탈 실리콘 내부의 실리콘 원자와만 반응하여 실리사이드를 형성하는 물질로 알려져 있다. 상기 살리사이드 공정이 완료되면, 실리사이드화 되지 아니한 잔류 금속막질을 식각 후, 실리사이드 막질을 안정화 저저항화를 도모하기 위해 추가적인 열처리 공정을 더 실시할 수 있음은 물론이다.
도 2g는 도 2f의 결과물상의 전면에 식각정지막(68)을 적층한 결과가 보여진다. 이 후에 층간 절연막을 다시 전면적으로 적층한 후 CMP하여 평탄화를 행하게 된다. 도 2h는 도 2g의 결과물상에 통상의 사진공정을 이용하여 콘택을 패터닝한 후 패터닝된 감광막을 마스크로 사용하여 층간절연막(70)을 식각하는 것을 나타낸다. 여기서, 상기 층간절연막(70)의 식각은 상기 식각정지막(68)에서 식각 정지된다. 이후 감광막을 제거하고 패터닝된 층간 절연막(70)을 마스크로 하여 식각 정지막(68)을 제거한 후, 콘택을 형성하고 배리어 금속과 텅스텐을 순차적으로 적층하여 콘택 플러그(80)를 형성한다. CMP나 에치백을 사용하는 것에 의해 상기 층간 절연막(70)의 상부에 잔류하는 배리어 금속과 텅스텐은 제거되고 보더레스 콘택이 완성된다. 상기한 경우에 보더레스 콘택의 형성을 위한 콘택홀 제조공정에서 상기 식각 정지막(68)의 역할에 기인하여 종래의 경우와 같이 소자 분리막이나 트렌치 절연막의 과도 식각은 원천적으로 방지됨을 알 수 있다. 그럼에 의해 고집적화에 유리한 공정을 취할 수 있는 장점이 있다.
상기한 실 시예의 방법으로 반도체 모오스 트랜지스터를 제작하면 특정영역에서는 게이트 에만 살리사이드를 형성하고 액티브 영역에는 살리사이드가 형성되지 않기 때문에 접합 누설이 적으므로 저전력 SRAM에서도 안정적으로 사용할 수 있으며 ESD보호 트랜지스터의 보호성능을 극대화할 수 있고 폴리실리콘 라인의 인터커넥트 저항을 줄일 수 있어, 반도체 소자의 동작속도를 증가시킬 수 있으며, 보더 레스 콘택을 적용할 수 있기 때문에 셀 사이즈를 감소시켜 집적도를 증가시킬 수 있다. 또한, 또 다른 특정영역에서는 게이트와 액티브에 동시에 살리사이드를 형성하기 때문에 반도체 소자의 속도를 극대화 시킬 수 있다. 즉, 위의 두가지 요소를 동시에 적용하면 로우 파워, 하이 스피드 소자를 만들 수 있는 장점이 있다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 상기 공정들의 순서 및 막 재질 또는 형상을 변경할 수 있음은 물론이다.
상기한 바와 같이 적용 영역에 따라 실리사이드를 선택적으로 형성함에 의해, 반도체 장치의 동작스피드가 개선되면서 보더 레스 콘택의 적용으로 인한 소자집적도를 최대화할 수 있는 효과를 가진다.

Claims (15)

  1. 기판의 제1 영역내에 위치되는 트랜지스터들에 대하여는 실리사이드 층이 게이트 상부 및 소스/드레인 활성영역 상부에 각기 형성되고, 상기 제1 영역과는 이격된 제2 영역내에 위치되는 트랜지스터들에 대하여는 실리사이드 층이 게이트 상부에만 각기 형성된 것을 특징으로 하는 트랜지스터 구조.
  2. 제1항에 있어서, 상기 제1 영역이 주변영역인 경우에 상기 제2 영역은 메모리 셀 영역이며, 상기 제1 영역이 메모리 셀 영역인 경우에 상기 제2 영역은 주변영역임을 특징으로 하는 트랜지스터 구조.
  3. 제1항에 있어서, 상기 제1 영역과 제2 영역에 형성되는 실리사이드 층들은 동시에 셀프 얼라인으로 형성되는 살리사이드 층들임을 특징으로 하는 트랜지스터 구조.
  4. 반도체 기판에 정의된 제1영역과 제2영역에 게이트 스페이서를 갖는 복수의 트랜지스터들을 각기 형성하고 식각 정지막을 전면적으로 적층한 후, 상기 제2영역에만 상기 트랜지스터들의 게이트 상부를 덮는 식각 정지막의 상부가 노출되도록 감광막을 형성하는 공정과;
    상기 감광막을 식각 마스크로 하여 상기 제2영역의 노출된 식각 정지막 및 상기 제1영역의 식각 정지막을 모두 제거하는 공정과;
    상기 감광막을 제거한 후, 전면에 고융점 금속을 적층하고 열처리 공정을 실시하여 상기 제1영역에서는 게이트 상부 및 소스/드레인 활성영역 상부를 모두 실리사이드 층으로 형성하고 상기 제2영역에서는 게이트 상부 만을 실리사이드 층으로 형성하는 공정을 포함함을 특징으로 하는 반도체 장치 제조방법.
  5. 제4항에 있어서,
    전면에 콘택형성용 식각정지막과 층간 절연막을 순차적으로 적층한 후 평탄화하는 공정과;
    상기 층간 절연막 중 콘택이 형성될 부분의 층간절연막을 상기 콘택용 식각정지막까지 식각한 후, 상기 실리사이드 층과 전기적으로 접촉하는 콘택 플러그를 형성하는 공정을 더 구비함을 특징으로 하는 반도체 장치 제조방법.
  6. 제4항에 있어서, 상기 제1 영역이 주변영역인 경우에 상기 제2 영역은 메모리 셀 영역이며, 상기 제1 영역이 메모리 셀 영역인 경우에 상기 제2 영역은 주변영역임을 특징으로 하는 반도체 장치 제조방법.
  7. 제4항에 있어서, 상기 제1 영역과 제2 영역에 형성되는 실리사이드 층들은 동시에 셀프 얼라인으로 형성되는 살리사이드 층들임을 특징으로 하는 반도체 장치 제조방법.
  8. 반도체 장치 제조방법에 있어서:
    반도체 기판에 트랜치 공정을 적용하여 소자간 분리 절연막을 형성하는 공정, 게이트 절연막으로서의 절연층과 게이트 전극 및 도전체로서의 다결정 실리콘 층을 전면에 적층하고 통상의 사진식각공정으로 패터닝하는 공정, 패터닝된 다결정 실리콘 층을 마스크로 하여 불순물을 주입함에 의해 활성영역을 형성하는 공정, 상기 다결정 실리콘 층의 측벽에 질화막 스페이서를 형성하는 공정, 상기 다결정 실리콘 층과 상기 질화막 스페이서를 마스크로 하여 불순물을 주입함에 의해 고농도의 활성영역을 형성하는 공정, 식각 정지막을 적층하는 공정, 및 감광막을 도포하고 베이크 하는 공정과;
    결과물상에 통상의 사진기술을 이용하여 원하는 영역의 감광막을 제거하는 공정과;
    결과물 상의 감광막을 에치백하여 게이트 전극 위의 식각정지막에서 식각 정지시키는 공정과;
    결과물상의 감광막을 마스크로 하여 게이트 전극 위의 식각 정지막을 제거하는공정과;
    결과물상의 감광막을 제거한 후, 전면에 고융점 금속을 적층하고 열처리 공정에 의해 게이트 전극인 다결정 실리콘 층 내부의 실리콘 원자 및 싱글 크리스탈 실리콘 내부의 실리콘 원자와 반응하여 특정영역에는 게이트와 소오스/드레인 영역에 살리사이드를 형성하고 또 다른 특정영역에는 게이트에만 살리사이드를 형성하는 공정과;
    결과물상의 전면에 식각정지막과 층간 절연막을 순차적으로 적층한 후 폴리싱을 수행하여 평탄화하는 공정과;
    결과물상에 통상의 사진공정을 이용하여 콘택을 패터닝한 후 패터닝된 감광막을 마스크로 사용하여 층간절연막을 식각하여 식각정지막에서 식각 정지 시킨 후, 감광막을 제거하고 패터닝된 층간 절연막을 마스크로 하여 식각 정지막을 제거하여 콘택을 형성하고 배리어 금속과 텅스텐을 순차적으로 적층 후, 층간 절연막 위의 배리어 금속과 텅스텐을 제거하여 보더레스 콘택을 형성하는 공정을 구비함을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 다결정 실리콘 층과 상기 질화막 스페이서에 적층되는 상기 식각정지막은 산화막과의 선택비가 우수한 질화막임을 특징으로 하는 방법.
  10. 제8항에 있어서, 상기 감광막을 게이트 전극 상부의 식각 정지막이 노출될 때 까지 식각하는 공정은 식각정지막과의 선택비가 우수한 건식식각임을 특징으로 하는 방법.
  11. 제8항에 있어서, 상기 고융점 금속은 코발트, 티타늄, 니켈, 백금 중의 적어도 하나임을 특징으로 하는 방법.
  12. 제8항에 있어서, 상기 잔류 금속막질을 식각 후, 실리사이드 막질을 안정화 저저항화를 도모하기 위해 추가적인 열처리 공정을 더 실시하는 것을 특징으로 하는 방법.
  13. 제8항에 있어서, 상기 층간 절연막을 평탄화하는 공정은 씨엠피나 건식식각임을 특징으로 하는 방법.
  14. 제8항에 있어서, 상기 실리사이드 공정 후에 적층되는 상기 식각 정지막은산화막과의 선택비가 우수한 질화막임을 특징으로 하는 방법.
  15. 제8항에 있어서, 상기 층간 절연막 위의 베리어 금속과 텅스텐을 제거하는 공정은 씨엠피나 건식식각임을 특징으로 하는 방법.
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