KR0161520B1 - 반도체 기억장치 - Google Patents

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KR0161520B1 KR1019900003980A KR900003980A KR0161520B1 KR 0161520 B1 KR0161520 B1 KR 0161520B1 KR 1019900003980 A KR1019900003980 A KR 1019900003980A KR 900003980 A KR900003980 A KR 900003980A KR 0161520 B1 KR0161520 B1 KR 0161520B1
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요시오 사까이
다까시 하시모또
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슈지 이께다
에이지 다께다
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미다 가쓰시게
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Abstract

내용 없음.

Description

반도체 기억장치
제1도 (a), 제1도 (b) 및 제7도 (a), 제7도 (b)는 본 발명의 실시예의 평면도.
제2도, 제5도 (a)~제5도 (f), 제6도 및 제8도는 본 발명의 실시예의 단면도.
제3도, 제4도 및 제9도는 본 발명의 등가회로도.
제10도는 종래의 반도체메모리의 평면도.
제11도는 종래의 반도체메모리의 단면도.
제12도는 종래의 반도체메모리의 등가회로도.
본 발명은 반도체장치, 더욱 상세하게 말하면 제1 도전형의 절연게이트형 전계효과 트랜지스터와 제2 도전형의 절연게이트형 전계효과 트랜지스터로 이루어지는 상보형의 절연게이트형 전계효과 트랜지스터(CMOS)를 집적화해서 구성한 반도체장치에 관한 것으로서, 특히 고집적이고 저소비전력인 스테이틱형 랜덤액세스메모리(RAM)에 적합한 반도체 기억장치에 관한 것이다.
종래의 상보형 절연게이트형 전계효과 트랜지스터(CMOS)형의 스테이틱형 랜덤액세스 메모리셀은 제12도의 등가회로도에 도시한 바와 같이, 2개의 n채널형의 구동용 MOS트랜지스터 T1, T2와 2개의 p채널형의 부하용 MOS 트랜지스터 T3, T4로 이루어지는 인버터회로를 각각 교차접속해서 이루어지는 플립플롭회로, 이 플립플롭회로의 2개의 기억노드N1, N2에 접속되어 있는 n채널형의 전송용 MOS 트랜지스터 T5, T6으로 구성되고, 이 플립플롭회로에는 전원전압Vcc와 접지전위가 공급되고 있으며, 전송용 MOS 트랜지스터의 드레인에는 데이터선(6)(6')가 접속되어 있고, 공통게이트는 워드선(3)으로 되어 있다. 이와 같은 스테이틱형 랜덤액세스 메모리셀의 동작은 잘 알려져 있는 바와 같이, 워드선을 활성화하고 전송용 MOS트랜지스터를 거쳐서 데이터선에서 1 또는 0(일반적으로 고(High) 또는 저(Low)에 대응한다)의 정보를 기억노드에 기억시키거나 반대로 기억노드의 상태를 리드하는 것이며, 이 셀은 스테이틱 기억장치로서 기능하고 있다. 또한, 이와 같은 CMOS회로를 갖는 스테이틱형 랜덤액세스 메모리셀은 대기시에는 MOS트랜지스터의 누설전류가 메모리셀에 흐를 뿐이므로 매우 소비 전력이 낮다는 특징이 있다.
상술한 바와 같은 스테이틱형 랜덤액세스 메모리셀을 더욱 고밀도의 집접회로로 구성한 것으로서는 예를 들면 IEEE, Trans, Electron Devices, Vol. ED-32, No. 2, 1985, pp.258~281에 기재되어 있는 바와 같이, 플립플롭회로의 p채널형의 부하용 MOS트랜지스터를 n채널형의 구동용 MOS트랜지스터상의 다결정(폴리)실리콘막에 적층해서 형성한 것이다. 제10도 및 제11도는 상기 문헌에 기재된 반도체장치의 평면도 및 단면도이다. 즉, 제11도는 제10도의 A-A'선에 있어서의 단면도로서, 실리콘기판내에 형성된 n채널형의 구동용 MOS트랜지스터의 게이트전극(4b)의 상부 및 측면은 적어도 얇은 실리콘산화막(13)으로 덮여 있고, 또 그의 상부 및 측면에는 다결정실리콘막이 마련되어 있고, 상기 다결정실리콘막중에 p채널형의 부하용 MOS트랜지스터의 소오스(5c), 드레인(5b), 채널부(5e)가 형성되어 있다. 또, 상기 p채널형의 부하용 MOS트랜지스터의 게이트전극은 채널부(5e)의 바로아래에 위치하는 n채널형의 구동용 MOS트랜지스터의 게이트전극(4b)와 공통이고, 상기 채널부(5e)는 게이트전극(4b)상에 형성되어 있으며, 실리콘산화막(13)은 p채널형의 부하용 MOS트랜지스터의 게이트절연막으로 되어 있다. 더욱 상세하게 설명하면, 먼저 플립플롭회로의 구동용 MOS트랜지스터는 공통소오스를 형성하고 있는 n형 불순물영역(1e), 드레인을 형성하고 있는 n형 불순물영역(1c), (1d) 및 게이트전극(4b), (4c)에 의해 구성되어 있다. 또, 각각의 게이트전극(4b), (4c)는 접속구멍(2a), (2b)을 통해서 서로의 드레인측의 불순물영역(1c), (1d)와 교차접속되어 있다. 또, 각각의 구동용 MOS트랜지스터의 드레인을 형성하고 있는 n형 불순물영역은 플립플롭회로에 접속되는 n채널형의 전송용 MOS트랜지스터의 소오스와 공통이고, 플립플롭회로의 축적노드를 구성하고 있으며, 상기 전송용 MOS트랜지스터는 상기 소오스불순물영역과 공통게이트전극(4a) 및 드레인을 형성하고 있는 n형 불순물영역(1a), (1b)에 의해 구성되어 있다. 또, 상기 n형 불순물영역(1a), (1b)는 접속구멍(7a), (7b)를 거쳐서 알루미늄전극(8a), (8b)에 접속되어 있다. 또한, 공통게이트전극(4a)는 메모리내의 워드선을 구성하고, 알루미늄전극(8a),(8b)는 데이터선을 구성하고 있다. 또, p형 불순물이 고농도로 첨가된 저저항의 다결정실리콘막에 의해 형성되어 있는 p채널형의 부하용 MOS트랜지스터의 드레인(5a), (5b) 및 구동용 MOS트랜지스터의 게이트전극(4b), (4c)상에는 각각의 영역이 공통으로 노출되는 접속구멍(7c), (7d)가 개구되어 있고, 알루미늄전극(8c), (8d)에 의해 다결정실리콘막으로 이루어지는 드레인(5a)와 게이트전극(4b) 및 다결정실리콘막으로 이루어지는 드레인(5b)와 게이트전극(4c)가 각각 접속되어 있다. 또, p채널형의 부하용 MOS트랜지스터의 소오스(5c)는 p형의 불순물이 고농도로 첨가된 공통의 저저항 다결정실리콘막으로 이루어져 있고, 전원전압Vcc가 2개의 p채널형의 부하용 MOS트랜지스터의 소오스에 공급되고 있다. 또, 상기 p채널형의 MOS트랜지스터의 채널부(5d), (5e)는 구동용 MOS트랜지스터의 게이트전극(4c), (4d)상에 각각 배치되어 있다.
본 발명자들은 상기 종래기술을 검토한 결과, 다음과 같은 문제점이 있다는 것을 발견하였다. 즉, 상기 종래기술은 실리콘기판내에 형성되어 있는 n채널형의 구동용 MOS트랜지스터의 게이트전극과 적층화되어 있는 p채널형의 부하용 MOS트랜지스터의 게이트전극은 공유되어 있기 때문에, p채널형의 부하용 MOS트랜지스터의 채널부는 반드시 구동용 MOS트랜지스터의 게이트전극상에 배치되지 않으면 안된다. 따라서, 구성상의 자유도가 적어 효율적으로 메모리셀 면적을 작게 하는 것이 곤란하게 된다는 문제가 있었다.
또, 구동용 MOS트랜지스터의 게이트전극상에 얇은 절연막을 형성하기 위해서는 게이트전극의 재료가 한정되는 경우가 있고, 메모리장치의 동작속도를 빠르게 하기 위해 필요한 텅스텐이나 몰리브덴 등의 고융점 금속이나 그들의 실리사이드 등의 저저항재료는 절연막의 화학적인 안정성의 면에서 표면에 얇은 절연막을 형성하는 것은 곤란하며, 현실적으로 게이트전극에 텅스텐, 몰리브덴이나 그들의 실리사이드 등의 유효한 저저항 재료를 사용할 수 없다는 문제도 있었다.
또, 다결정실리콘내에 형성한 p채널형의 부하용 MOS트랜지스터는 결정입자경계에 존재하는 포획준위(trap state)나 게이트전계의 영향에 의해 통상은 실리콘기판내에 형성한 MOS트랜지스터보다 누설전류가 많다는 것이 알려져 있으며, 이와 같은 p채널형의 MOS트랜지스터를 메모리셀의 부하소자에 사용한 경우에는 메모리셀의 누설전류가 많아져 고집적 및 초저소비 전력의 스테이틱형 랜덤액세스 메모리장치에 부적당하다는 문제도 있었다.
본 발명의 목적은 상보형의 절연게이트형 전계효과 트랜지스터를 적층화해서 구성할 때, 게이트전극의 위치 및 게이트전극 재료가 제한되지 않는 반도체장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체장치를 구성요소로 한 플립플롭회로를 포함하는 스테이틱형 랜덤액세스 메모리셀의 누설전류가 적은 반도체장치를 제공하는 것이다.
본 발명의 다른 목적은 미세한 면적으로 구성된 반도체장치를 제공하는 것이다.
본 발명의 다른 목적은 누설전류가 작게 구성된 반도체장치를 제공하는 것이다.
본 발명의 다른 목적은 저저압동작이 가능하게 구성된 반도체장치를 제공하는 것이다.
본 발명의 다른 목적은 α선의 조사에 의해 소프트에러 내성을 향상시키도록 구성된 반도체장치를 제공하는 것이다.
본 발명의 또 다른 목적은 특히 CMOS형의 스테이틱형 랜덤액세스 메모리장치를 구성하는 경우, 미세한 면적이고 또한 누설전류가 작으며 저전압동작이 가능함과 동시에 α선의 조사에 의해 소프트에러 내성을 갖는 스테이틱형 랜덤액세스 메모리장치를 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본 발명은 제1 도전형의 제1 절연게이트형 전계효과 트랜지스터와 제2 도전형의 제2 절연게이트형 전계효과 트랜지스터를 적층한 상보형의 절연게이트형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 제1 도전형의 제1 절연게이트형 전계효과 트랜지스터를 기판에 형성하고, 그 위에 제1 절연막을 거쳐서 상기 제2 절연게이트형 전계효과 트랜지스터를 적층하고, 또하나 상기 제2 절연게이트형 전계효과 트랜지스터는 소오스, 드레인, 채널영역 및 상기 드레인영역과 채널영역 사이에 있어서 상기 드레인영역의 불순물농도보다 낮은 농도로 제2 도전형의 불순물이 첨가되어 있거나 또는 불순물이 실질적으로 첨가되어 있지 않은 제1 저항영역을 포함하는 제1 도전막, 게이트절연막으로 되는 제2 절연막 및 게이트전극으로 되는 제2 도전막이 순차 적층되어 구성되고, 또 상기 제1 저항영역을 제1 절연게이트형 전계효과 트랜지스터의 게이트전극상에 배치하도록 구성되어 있다.
상기 상보형의 절연게이트형 전계효과 트랜지스터를 사용한 플립플롭회로를 포함하는 스테이틱형 랜덤액세스 메모리셀을 갖는 반도체 기억장치를 구성하는 경우에는 기판에 상기 제1 도전형의 제1 절연게이트형 전계효과 트랜지스터와 제3 절연게이트형 전계효과 트랜지스터를 각각 2개 갖고, 상기 전계효과 트랜지스터중의 적어도 1개상에 상기 제2 절연게이트형 전계효과 트랜지스터를 적층하는 것에 의해서 반도체 기억장치를 실현할 수가 있다.
바람직한 실시형태로서는 상기 제1 절연게이트형 전계효과 트랜지스터는 구동용 MOS트랜지스터로서 동작시키고, 상기 제3 절연게이트형 전계효과 트랜지스터는 전송용 MOS트랜지스터로서 동작시키며, 상기 제2 절연게이트형 전계효과 트랜지스터는 부하용 MOS트랜지스터로서 동작시킨다.
상기 제1 및 제2 도전막은 다결정실리콘(이하, 폴리실리콘이라 한다)막인 것이 바람직하고, 또 제1 도전막에 p형 불순물이 첨가되어 있는 것이 바람직하다.
또, 상기 제1 절연게이트형 전계효과 트랜지스터의 게이트전극과 상기 제2 절연게이트형 전계효과 트랜지스터의 제1 도전막의 적어도 일부가 전기적으로 접속되는 것이 바람직하다. 또, 상기 제1 및 제2 도전막은 한쪽이 다른쪽 상에 형성되고, 그 사이에 상기 제2 절연막이 형성되는 것이 바람직하다.
본 발명에 있어서의 상기 2층의 폴리실리콘막으로 이루어지는 제2 절연게이트형 전계효과 트랜지스터는 상기 제1 저항영역이 절연게이트형 전계효과 트랜지스터의 드레인 단부(端部)에 있어서의 게이트전계를 완화시켜 발생전류를 저감하기 때문에, 누설전류가 감소한다. 또, 상기 제1 저항영역은 상기 제1 절연게이트형 전계효과 트랜지스터의 게이트전극상에 위치하고 있으며, 상기 제1 저항영역은 상기 제2 절연게이트형 전계효과 트랜지스터의 게이트전극의 적당한 전계의 영향에 의해서 채널이 형성되기 때문에, 상기 제1 저항영역이 원인으로 되는 드레인전류의 저하를 방지할 수 있다.
또, 제2 절연게이트형 전계효과 트랜지스터가 스테이틱형 랜덤액세스 메모리셀의 플립플롭회로에 접속되는 부하소자를 구성할 때에는 메모리셀의 고레벨의 기억노드에 접속되어 있는 온(ON)상태에 있는 폴리실리콘막에 형성된 부하용 MOS트랜지스터의 드레인영역에 접속된 저항영역은 도전율이 변조되어 크게 되어 있기 때문에, 저항성분의 영향이 작고 전원전압이 저하해도 이 저항성분의 영향에 의해 메모리셀의 정보가 반전해 버리는 일이 없으며 또 메모리셀의 누설전류를 저감할 수가 있다.
이하, 본 발명의 구성에 대해서 실시예와 함께 설명한다.
또, 실시예를 설명하기 위한 모든 도면에 있어서 동일한 기능을 갖는 것에는 동일한 부호를 붙이고, 그의 반복적인 설명은 생략한다.
[실시예 1]
제1도 (a) 및 제1도 (b)는 본 발명을 실시한 스테이틱형 랜덤액세스 메모리셀의 평면도로서, 동일도면의 C-C'선의 단면구조를 제2도에 도시하고 있다. 제1도 (a)는 n채널형의 구동용 MOS트랜지스터와 전송용 MOS트랜지스터 및 워드선과 데이터선 부분을 도시한 평면도이고, 제1도 (b)는 p채널형의 부하용 MOS트랜지스터 및 전원배선(Vcc) 부분을 도시한 도면이다.
이하의 실시예에 있어서 (1a)~(1e), (15a)~(15g)는 n형 불순물영역, (2a),(2b), (7a)~(7d), (16a)~(16e), (20a), (20b), (22a), (24a), (24b), (26a), (26b)는 접속구멍, (3)은 워드선, (4a)~(4c), (17a)~(17d)는 게이트전극, (5a), (5b)는 폴리실리콘(다결정실리콘)으로 이루어지는 p채널형 MOS트랜지스터의 드레인 영역, (5c)는 폴리실리콘으로 이루어지는 p채널형 MOS트랜지스터의 소오스영역(공통소오스), (5d), (5e)는 폴리실리콘으로 이루어지는 p채널형 MOS트랜지스터의 채널영역, (6), (6')는 데이터선, (8a)~(8d), (19a), (19b)는 알루미늄전극, (9), (28)은 n형 실리콘기판, (10), (29)는 p형 웰, (11), (30)은 필드산화막, (12),(31)은 게이트산화막, (32), (34)는 실리콘산화막(SiO2), (13), (33)은 절연막, (21a), (21b), (25a), (25b), (40b)는 폴리실리콘으로 이루어지는 p채널형 MOS트랜지스터의 게이트전극, (23a), (23b), (27a), (27b), (39a), (39b)는 폴리실리콘으로 이루어지는 p채널형의 MOS트랜지스터의 소오스영역, (23c), (23d), (27g), (27h), (39h)는 폴리실리콘으로 이루어지는 p채널형 MOS트랜지스터의 채널영역, (23h), (23g), (27c), (27d), (39d)는 폴리실리콘으로 이루어지는 p채널형 MOS트랜지스터의 드레인영역, (23e), (23f), (27e), (27f), (39f)는 저항영역, (35), (37)은 포토레지스트, (36), (38)은 붕소이온을 각각 나타내고 있다.
제1도 (a), 제1도 (b) 및 제2도에 있어서 n채널형의 구동용 MOS트랜지스터 및 전송용 MOS트랜지스터는 n형 실리콘기판(28)내에 형성된 p형 웰(p형 불순물의 섬영역)(29)내에 형성되어 있고, 각각의 게이트전극(17b), (17c)는 접속구멍(16b), (16c)를 거쳐서 각각의 드레인인 n형 불순물영역(15d) 및 (15f)와 교차접속되어 있다. 여기에서, 게이트전극(17b), (17c)의 재료는 n형의 불순물농도가 고농도로 첨가된 폴리실리콘이나 텅스텐이나 몰리브덴 등의 고융점금속 또는 이들 고융점금속과 실리콘의 화합물(실리사이드)이나 실리콘과 실리사이드막의 복합막(폴리사이드막) 등 통상 사용하는 게이트재료라면 어떠한 것이라도 좋다. 또, 구동용 MOS트랜지스터의 소오스로 되는 n형 불순물영역(15e), (15g)는 접속구멍(16d), (16e)를 거쳐서 게이트전극과 동일한 막(17d)에 접속되어 있고, 메모리내의 공통소오스의 배선을 구성하고 있다.
한편, p채널형의 부하용 MOS트랜지스터는 상기 구동용 MOS트랜지스터상의 실리콘산화막(SiO2)(32)상에 형성되어 있다. 즉, p채널형의 부하용 MOS트랜지스터의 게이트전극(25a), (25b)는 상기 SiO2막(32)상의 제2층째 폴리실리콘막에 형성되어 있고, 얇은 절연막(33)은 p채널형의 부하용 MOS트랜지스터의 게이트절연막이고, 소오스영역(27a), 드레인영역(27d), 채널영역(27h)는 제3층째 폴리실리콘막에 형성되어 있고, 또 상기 드레인영역(27d)와 채널영역(27h) 사이에는 동일한 제3층째 폴리실리콘막내에 형성된 저항영역(27f)가 형성되어 있다.
또, 제1도 (a), 제1도 (b), 제2도 및 제3도를 사용해서 본 발명을 더욱 상세하게 설명한다. 제1도 (a), 제1도 (b) 및 제2도에 있어서 플립플롭회로의 기억노드인 구동용 MOS트랜지스터의 드레인으로 되는 n형 불순물영역(15f)는 접속구멍(16c), (16a)를 거쳐서 게이트전극(17b)에 의해 전송용 MOS트랜지스터의 소오스로 되는 n형 불순물영역(15c)에 접속되어 있고, 또 n형 불순물영역(15c) 또는 n형 불순물영역(15f)에 접속된 게이트전극(17b)의 실리콘산화막(32)에는 접속구멍(24a)가 개구되어 있고, 또 제2층째의 폴리실리콘막으로 이루어지는 p채널형의 MOS트랜지스터의 게이트전극(25a)가 접속되어 있다. 마찬가지로, 플립플롭회로의 다른쪽 기억노드인 구동용 MOS트랜지스터의 드레인으로 되는 n형 불순물영역(15d)는 전송용 MOS트랜지스터의 소오스불순물영역과 공통 불순물영역이고, 이 n형 불순물영역(15d)상 또는 n형 불순물영역(15d)에 접속된 게이트전극(17c)상의 SiO2막(32)에는 접속구멍(24b)가 개구되어 있고, 제2층째의 폴리실리콘막으로 이루어지는 p채널형 MOS트랜지스터의 게이트전극이 접속되어 있다. 또, 폴리실리콘막에 형성된 한쪽의 p채널형 MOS트랜지스터의 드레인영역(27c)는 제3층째의 폴리실리콘막으로 이루어져 있고, 절연막(33)에 개구된 접속구멍(26b)를 거쳐서 다른쪽의 p채널형 MOS트랜지스터의 게이트전극(25b)와 교차접속되어 있으며, 마찬가지로 다른쪽의 p채널형 MOS트랜지스터의 드레인영역(27d)는 제3층째의 폴리실리콘막으로 이루어져 있고, 절연막(33)에 개구된 접속구멍(26a)를 거쳐서 한쪽의 p채널형 MOS트랜지스터의 게이트전극(25a)와 교차접속되어 있다. 또, 각각의 채널영역(27g), (27h)의 단부에 접속된 저항영역(27e), (27f)는 제3층째의 폴리실리콘막에 형성된 한쪽의 p채널형 MOS트랜지스터의 폴리실리콘막에 형성되어 있고, 각각 적어도 구동용 MOS트랜지스터의 게이트전극(17b), (17c)상에 배치되어 제3도와 같은 등가회로로 되어 있다. 또, 폴리실리콘막에 형성된 p채널형의 MOS트랜지스터의 소오스영역(27a), (27b)는 메모리장치내의 전원전압의 배선과 공통으로 되어 있다.
또, 전송용 MOS트랜지스터의 드레인(또는 소오스)을 형성하고 있는 n형 불순물영역(15a), (15b)상의 절연막(31), (32), (33), (34)에는 접속구멍(18a), (18b)가 개구되어 있고, 알루미늄전극(19a), (19b)가 상기 n형 불순물영역(15a), (15b)상에 접속되어 데이터선(6),(6')을 형성하고 있다.
또한, 폴리실리콘막에 형성된 p채널형 MOS트랜지스터의 게이트전극(25a), (25b)는 n형 폴리실리콘막을 사용하면 제3도의 등가회로와 같이 p채널형의 부하용 MOS트랜지스터T3, T4와 n채널형의 구동용 MOS트랜지스터T1, T2의 접속부에 제너다이오드D1, D2가 형성되지만, 회로동작상 문제로 되는 일은 없다. 또, 상기 게이트전극(25a), (25b)는 p형 폴리실리콘막이어도 좋고, 그 경우에는 제4도와 같은 등가회로로 된다. 즉, 제4도와 제3도의 다른 점은 폴리실리콘막에 형성한 p채널형의 부하용MOS트랜지스터의 게이트접속방법의 차이로서, 제3도의 것은 부하용 MOS트랜지스터의 게이트가 n채널형의 구동용 MOS트랜지스터T1, T2의 게이트 또는 드레인과 접속되어 있지만, 제4도에서는 p채널형의 부하용 MOS트랜지스터T4, T3의 게이트는 제너다이오드D1, D2와 저항r1, r2의 접속부에 접속되어 있다.
다음에, 제5도를 사용해서 본 실시예의 제조공정에 대해서 설명한다. 또한, 본 실시예에서는 메모리셀에 사용되고 있는 실리콘기판(28)내에 형성된 MOS트랜지스터는 모두 p형 웰(29)내의 n채널형 MOS트랜지스터이고, 메모리셀 주변회로에는 2중 웰(twin well)을 사용한 상보형 MOS(CMOS)회로를 사용하고 있지만, p형 웰 또는 n형 웰의 단일 웰구조이어도 좋다. 또, 실리콘기판(28)의 도전형에 대해서도 n형이어도 좋고 p형이어도 좋다. 또, 본 실시예에서는 메모리셀부의 제조공정에 대해서만 기술했지만, 주변의 CMOS회로의 제조방법에 대해서는 종래의 기술을 사용할 수가 있다.
먼저, 비저항이 10Ω·cm정도의 n형 실리콘기판(28)내에 붕소이온주입법과 열확산법에 의해 불순물농도 1016~1018cm-3, 깊이 1~5㎛의 p형 웰(29)를 형성한 후, 공지의 선택산화법(Local Oxidation of Silicon ; LOCOS)에 의해 두께가 100~1000nm인 소자분리용 실리콘산화막(필드산화막(30))을 형성하고, 계속해서 MOS트랜지스터의 능동영역(active region)으로 되는 부분에 두께 10~30nm의 게이트산화막을 형성한다. 여기에서, 필드산화막(30)을 형성할 때 통상 N반전 방지용 채널스토퍼층을 p형 웰내의 필드산화막 아래에 형성하지만, 여기에서는 그것을 생략한 도면을 이용하고 있다(제5도 a). 다음에, 플루오르산(fluoric acid) 용액을 사용한 습식(웨트)에칭에 의해 상기 게이트산화막(31)의 일부에 접속구멍(16b)를 개구하고, 폴리실리콘막을 감압화학 기상성장법(LPCVD법)에 의해 퇴적한 후, 인(P) 등의 n형 불순물을 기상확산법에 의해 1019~1021cm-3의 양으로 도입하고, 포토리도그래프와 건식(드라이)에칭에 의해 게이트전극(17a), (17c), (17d)의 패턴으로 가공하고, 이들 게이트전극(17a), (17c), (17d)를 이온주입 마스크로 해서 1014~1016cm-2의 주입량으로 비소(As) 등의 n형 불순물의 이온주입을 실행하고, 소정의 어닐에 의해 깊이가 0.05~0.3㎛인 n형 불순물영역(15b), (15d)를 형성한다(제5도 (b)). 다음에, 실리콘산화막(32)를 LPCVD법에 의해 50~500nm의 두께로 퇴적하고 접속구멍(24b)를 개구하며, 계속해서 제2층째의 폴리실리콘막을 퇴적하고 포토리도그래피와 건식에칭에 의해 p채널형 MOS트랜지스터의 게이트전극(25a), (25b)의 패턴으로 가공한다(제5도 (c)). 다음에, 두께가 5~50nm인 SiO2막 등의 절연막(33)을 LPCVD법에 의해 퇴적하고, 소정의 어닐을 설치한 후, 접속구멍(26a)를 개구하고, 그 후 LPCVD법에 의해 제3층째의 폴리실리콘막을 10~100nm의 두께로 퇴적하고, 포토리도그래피와 건식에칭에 의해 p채널형 MOS트랜지스터를 이온주입의 마스크로 하여 BF2이온을 15~50keV의 에너지 및 1×1013~1×1015cm-2의 주입량으로 소오스 및 드레인을 형성하기 위한 이온주입을 실행한다. 또한, p채널형 MOS트랜지스터의 게이트절연막(33)은 게이트전극(25a), (25b)의 폴리실리콘막 표면을 열산화한 SiO2막이어도 좋고, 또 실리콘질화막(Si3N4막)이나 SiO2와 Si3N4막의 복합막이어도 좋다. 또, 제3층의 폴리실리콘막에 이온주입을 실행할 때에는 폴리실리콘막 표면에 5~20nm정도의 SiO2막이 있으면 좋다(제5도 (d)). 다음에, 포토레지스트(35)를 이온주입의 마스크로 하여 BF2이온을 15~50keV의 에너지 및 1×1014~5×1015cm-2의 주입량으로 이온주입을 실행하고 소정의 어닐을 실시해서 p채널형 MOS트랜지스터의 소오스영역(27a), 드레인영역(27d), 채널영역(27h)를 형성한다. 또한, 이 때 채널영역(27h)와 드레인영역(27d) 사이에는 저항영역(27f)가 형성되어 있다(제5도 (e)).
다음에, 두께가 10~100nm인 SiO2막과 두께가 100~1000nm인 P(인)를 함유한 SiO2막(34)를 CVD법에 의해 퇴적하고, 계속해서 회전도포에 의한 SOG(Spin On Glass)막을 50~500nm의 두께로 도포하고, 소정의 어닐을 실시해서 메모리셀내의 단차를 완화시키고, 접속구멍(18b)를 포토리도그래피와 건식에칭에 의해 개구하고, 스퍼터링에 의해 알루미늄막을 0.1~2㎛의 두께로 퇴적하고, 포토리도그래피와 건식에칭에 의해 알루미늄전극(19b)의 패턴으로 가공한다(제5도 (f)).
본 실시예에 의하면, 구동용 MOS트랜지스터의 게이트전극과 부하용 MOS트랜지스터의 게이트전극 사이에 용량소자를 형성할 수 있어 소프트에러 내성이 높은 스테이틱형 랜덤액세스 메모리를 제공할 수가 있다.
또, 본 실시예에 의하면, p채널형의 부하용 MOS트랜지스터의 게이트전극과 드레인 단부의 저항영역에 전계효과를 부여하는 구동용 MOS트랜지스터의 게이트전극은 동일전위이기 때문에, 부하용 MOS트랜지스터의 구동능력이 증가하여 동작시의 소프트에어내성이나 리텐션(retention)특성을 향상시킬 수가 있다.
[실시예 2]
본 실시예는 실시예1에 있어서의 스테이틱형 랜덤액세스 메모리셀로서, 메모리셀내의 폴리실리콘막에 형성한 p채널형 MOS트랜지스터의 소오스, 채널 및 드레인영역을 제2층째의 폴리실리콘막에 형성하고, 게이트전극을 제3층째의 폴리실리콘막에 형성한 것이다.
제6도는 본 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 단면도이다. 제6도에 있어서 n채널형의 전송용 및 구동용 MOS트랜지스터에 퇴적된 SiO2막(32)상에는 제2층째의 폴리실리콘막으로 이루어지는 p채널형 MOS트랜지스터의 소오스영역(39a), 드레인영역(39d), 채널영역(39h)가 형성되어 있고, 또 채널영역(39h)와 드레인영역(39d) 사이에는 동일한 폴리실리콘막으로 이루어지는 저항영역(39f)가 형성되어 있으며, 또 적어도 채널영역(39h)의 상부 절연막에는 절연막(33)을 거쳐서 제3층째의 폴리실리콘막으로 이루어지는 게이트전극(40b)가 형성되어 있다. 또한, 상기 채널영역(39h)는 적어도 일부가 게이트전극(40b)와 동일전위에 있는 구동용 MOS트랜지스터의 게이트전극(17c)상에 배치하는 것이 바람직하다.
본 실시예에 의하면, p채널형 MOS트랜지스터의 소오스 및 드레인영역을 게이트전극을 마스크로 한 이온주입에 의해서 자기정합적으로 형성할 수 있기 때문에, 제조공정이 간단하게 되고 생산비용을 저감할 수가 있다. 또, p채널형 MOS트랜지스터의 소오스 및 드레인영역을 자기정합적으로 형성하는 것에 의해서, 소자가 필요로 하는 면적이 최소한으로 되어 고집적화가 가능하게 된다. 또, p채널형 MOS트랜지스터의 게이트전극은 실질적으로 상하에 2중으로 형성되어 있게 되므로, p채널형의 MOS트랜지스터의 구동능력을 증대시킬 수 있고 스테이틱형 랜덤액세스 메모리셀의 동작에 있어서 잡음에 대한 내성이 향상한다.
[실시예 3]
본 실시예는 실시예1에 있어서의 저항영역의 배치방법에 관해 다른 방법을 도시한 도면이다. 제7도, 제8도 및 제9도는 각각 본 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 평면도, 단면도 및 등가회로를 도시한 도면이다. 제7도 및 제8도에 있어서 폴리실리콘막에 형성된 p채널형 MOS트랜지스터의 드레인영역(23g), (23h)와 채널영역(23c), (23d) 사이에 형성된 저항영역(23e), (23f)는 상기 p채널형 MOS트랜지스터의 드레인과 동일전위에 있는 구동용 MOS트랜지스터의 게이트전극(17b), (17c)상에 배치되어 있고, 이들 게이트전극의 전계의 영향을 받아서 상기 저항영역(23e), (23f)의 도전율이 변조된다. 따라서, 메모리셀의 등가회로는 제9도에 도시한 바와 같이, 게이트와 드레인이 공통인 저항소자가 p채널형의 MOS트랜지스터의 드레인에 접속된다.
본 실시예에 의하면, 고레벨의 기억노드에 접속되어 있는 온상태에 있는 폴리실리콘막에 형성된 p채널형의 부하용 MOS트랜지스터의 드레인영역에 접속된 저항영역은 도전율이 변조되어 크게 되어 있기 때문에 저항성분의 영향이 작고, 전원전압이 저하되어도 이 저항성분의 영향에 의해 메모리셀의 정보가 반전해 버리는 일이 없으며 또 메모리셀의 누설전류를 저감할 수가 있다.
본 발명에 의하면, 적층화된 절연게이트형 전계효과 트랜지스터를 갖는 완전 CMOS형의 반도체장치에 있어서, 2도전형의 절연게이트형 전계효과 트랜지스터의 소오스 및 드레인영역, 채널영역, 게이트전극은 실리콘기판에 형성된 제1 도전형의 절연게이트형 전계효과 트랜지스터보다 상부에 형성되어 있고, 또 드레인 영역과 채널영역 사이에는 제1 도전형의 절연게이트형 전계효과 트랜지스터의 게이트전극상에 배치된 저항영역이 마련되어 있으므로, 상기 제1 도전형의 절연게이트형 전계효과 트랜지스터의 게이트전극의 전계의 영향에 의해서 상기 제2 도전형의 절연게이트형 전계효과 트랜지스터의 도전율이 커져 미세한 면적이고 또한 누설전류가 작으며 저전압동작이 가능한 장치를 구성할 수가 있다. 특히, CMOS형의 스테이틱형 랜덤액세스 메모리장치를 구성하는 경우, 미세한 면적이고 또 누설전류가 작으며 저전압동작이 가능함과 동시에 α선의 조사에 의한 소포트에러의 내성을 갖는 스테이틱형 랜덤액세스 메모리장치를 제공할 수가 있다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims (49)

  1. 반도체본체, 상기 반도체본체에 형성된 제1 도전형의 제1 전계효과형 트랜지스터 및 제1 절연막상에 형성된 제2 도전형의 제2 전계효과형 트랜지스터를 갖고, 상기 제1 절연막은 상기 제1 전계효과형 트랜지스터상에 형성되고, 상기 제2 전계효과형 트랜지스터는 제1 도전층, 제2 절연막과 제2 도전층을 포함하고, 상기 제1 도전층, 상기 제2 절연막과 상기 제2 도전층은 적층해서 구성되고, 상기 제2 전계효과형 트랜지스터의 소오스영역, 드레인영역과 채널영역은 상기 제1 도전층에 형성되고, 상기 제1 도전층에 형성된 상기 드레인영역과 상기 채널영역 사이에 제1 저항영역이 형성되고, 상기 제1 저항영역은 상기 드레인영역보다 낮은 불순물농도를 갖고, 상기 제2 전계효과형 트랜지스터의 게이트절연막은 상기 제2 절연막에 의해 형성되고, 상기 제2 전계효과형 트랜지스터의 게이트전극은 상기 제2 도전층에 의해 형성되어 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2 전계효과형 트랜지스터의 상기 제1 저항영역은 상기 제1 전계효과형 트랜지스터의 게이트전극상에 배치되어 이루어지는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 제2 전계효과형 트랜지스터의 상기 제1 저항영역은 상기 제1 전계효과형 트랜지스터의 게이트전극과 평면적으로 겹치는 부분을 갖도록 배치되어 이루어지는 것을 특징으로 하는 반도체장치.
  4. 반도체본체, 상기 반도체본체 중에 형성된 1쌍의 제1 도전층의 제1 전계효과형 트랜지스터, 상기 반도체본체 중에 형성된 1쌍의 제1 도전층의 제2 전계효과형 트랜지스터 및 제2 도전층의 제3 전계효과형 트랜지스터를 갖고, 상기 제3 전계효과형 트랜지스터는 SRAM의 메모리셀로 사용되는 플립플롭회로를 구성하고, 상기 제3 전계효과형 트랜지스터는 제1 절연막을 거쳐서 상기 제1 전계효과형 트랜지스터상에 형성되고, 상기 제3 전계효과형 트랜지스터는 제1 도전층, 제2 절연막과 제2 도전층을 포함하고, 상기 제3 전계효과형 트랜지스터의 소오스영역, 드레인영역과 채널영역은 상기 제1 도전층에 형성되고, 상기 제1 도전층의 상기 드레인영역과 상기 채널영역 사이에 제1 저항영역이 형성되고, 상기 제1 저항영역은 상기 드레인영역보다 낮은 불순물농도를 갖고, 상기 제3 전계효과형 트랜지스터의 게이트절연막은 상기 제2 절연막으로 구성되고, 상기 제3 전계효과형 트랜지스터의 게이트전극은 상기 제2 도전층으로 구성된 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 제3 전계효과형 트랜지스터의 상기 제1 저항영역은 상기 1쌍의 제1 전계효과형 트랜지스터중의 한쪽의 전계효과형 트랜지스터상에 형성된 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 제3 전계효과형 트랜지스터의 상기 제1 저항영역은 상기 1쌍의 제1 전계효과형 트랜지스터중의 한쪽의 전계효과형 트랜지스터와 평면적으로 겹치는 부분을 갖도록 배치되어 이루어지는 것을 특징으로 하는 반도체장치.
  7. 제4항에 있어서, 상기 제2 도전층은 상기 제1 도전층상에 형성되고, 상기 제2 절연막은 상기 제1 도전층과 상기 제2 도전층 사이에 형성되어 있는 것을 특징으로 하는 반도체장치.
  8. 제4항에 있어서, 상기 제1 및 제2 도전층은 다결정실리콘으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  9. 제4항에 있어서, 상기 제1 전계효과형 트랜지스터는 구동용 트랜지스터이고, 상기 제2 전계효과형 트랜지스터는 전송용 트랜지스터이고, 상기 제3 전계효과형 트랜지스터는 부하용 트랜지스터인 것을 특징으로 하는 반도체장치.
  10. 제7항에 있어서, 상기 제3 전계효과형 트랜지스터의 제1 저항영역은 상기 제1 전계효과형 트랜지스터의 게이트전극상에 배치되어 이루어지는 것을 특징으로 하는 반도체장치.
  11. 제8항에 있어서, 상기 제2 도전층은 상기 제1 도전층상에 배치되고, 상기 제2 절연막은 상기 제1 및 제2 도전층 사이에 배치되어 이루어지는 것을 특징으로 하는 반도체장치.
  12. 제10항에 있어서, 상기 제1 및 제2 도전층은 다결정실리콘으로 형성되어 이루어지는 것을 특징으로 하는 반도체장치.
  13. 제12항에 있어서, 상기 제1 전계효과형 트랜지스터는 구동용 트랜지스터이고, 상기 제2 전계효과형 트랜지스터는 전송용 트랜지스터이고, 상기 제3 전계효과형 트랜지스터는 부하용 트랜지스터인 것을 특징으로 하는 반도체장치.
  14. 제4항에 있어서, 상기 반도체본체는 반도체기판에 형성된 웰영역인 것을 특징으로 하는 반도체장치.
  15. 제14항에 있어서, 상기 제2 도전층은 상기 제1 도전층상에 형성되고, 상기 제2 절연막은 상기 제1 도전층과 상기 제2 도전층 사이에 배치되어 이루어지는 것을 특징으로 하는 반도체장치.
  16. 제14항에 있어서, 상기 제1 및 제2 도전층은 다결정실리콘을 포함해서 형성되어 이루어지는 것을 특징으로 하는 반도체장치.
  17. 제14항에 있어서, 상기 제1 전계효과형 트랜지스터는 구동용 트랜지스터이고, 상기 제2 전계효과형 트랜지스터는 전송용 트랜지스터이고, 상기 제3 전계효과형 트랜지스터는 부하용 트랜지스터인 것을 특징으로 하는 반도체장치.
  18. 제15항에 있어서, 상기 제1 저항영역은 상기 제1 전계효과형 트랜지스터의 게이트전극상에 형성되어 있는 것을 특징으로 하는 반도체장치.
  19. 제16항에 있어서, 상기 제2 도전층은 상기 제1 도전층상에 배치되고, 상기 제2 절연막은 상기 제1 도전층과 상기 제2 도전층 사이에 배치되어 이루어지는 것을 특징으로 하는 반도체장치.
  20. 제18항에 있어서, 상기 제1 및 제2 도전층은 다결정실리콘을 형성되어 있는 것을 특징으로 하는 반도체장치.
  21. 제20항에 있어서, 상기 제1 전계효과형 트랜지스터는 구동용 트랜지스터이고, 상기 제2 전계효과형 트랜지스터는 전송용 트랜지스터이고, 상기 제3 전계효과형 트랜지스터는 부하용 트랜지스터인 것을 특징으로 하는 반도체장치.
  22. 제1항에 있어서, 상기 반도체본체는 반도체기판에 형성된 웰영역인 것을 특징으로 하는 반도체장치.
  23. 반도체본체, 상기 반도체본체 중에 형성된 1쌍의 제1 도전층의 제1 전계효과형 트랜지스터, 상기 반도체본체 중에 형성된 1쌍의 제1 도전층의 제2 전계효과형 트랜지스터 및 제2 도전층의 제3 전계효과형 트랜지스터를 갖고, 상기 제1 및 제3 전계효과형 트랜지스터에 의해 반도체기억장치의 메모리셀로 사용되는 플립플롭회로를 형성되고, 상기 제3 전계효과형 트랜지스터는 제1 절연막을 거쳐서 상기 제1 전계효과형 트랜지스터상에 형성되고, 상기 제3 전계효과형 트랜지스터는 제1 도전층, 제2 절연막과 제2 도전층을 포함하고, 상기 제3 전계효과형 트랜지스터의 소오스영역, 드레인영역과 채널영역은 상기 제1 도전층에 형성되고, 상기 제1 도전층의 상기 드레인영역과 채널영역 사이에 제1 영역이 형성되고, 상기 제3 전계효과형 트랜지스터의 게이트절연막은 상기 제2 절연막으로 구성되고, 상기 제3 전계효과형 트랜지스터의 게이트전극은 상기 제2 도전층인 것을 특징으로 하는 반도체장치.
  24. 제23항에 있어서, 상기 제1 영역은 상기 제2 도전형의 불순물이 상기 제3 전계효과형 트랜지스터의 상기 드레인영역보다 낮은 불순물농도로 도입되어 이루어지는 것을 특징으로 하는 반도체장치.
  25. 제23항에 있어서, 상기 제1 영역에는 실질적으로 불순물이 도입되어 있지 않은 것을 특징으로 하는 반도체장치.
  26. 제23항에 있어서, 상기 제1 영역의 일부는 상기 제1 전계효과형 트랜지스터의 게이트전극상에 형성되어 있는 것을 특징으로 하는 반도체장치.
  27. 제26항에 있어서, 상기 제1 영역은 상기 제1 전계효과형 트랜지스터의 게이트전극에 의해 그의 도전율이 변조되도록 구성되는 것을 특징으로 하는 반도체장치.
  28. 제23항에 있어서, 상기 제2 도전층은 상기 제1 도전층상에 형성되고, 상기 제2 절연막은 상기 제1 및 제2 도전층 사이에 형성되어 이루어지는 것을 특징으로 하는 반도체장치.
  29. 제23항에 있어서, 상기 제1 및 제2 도전층은 다결정실리콘으로 형성되어 이루어지는 것을 특징으로 하는 반도체장치.
  30. 제23항에 있어서, 상기 제1 전계효과형 트랜지스터는 구동용 트랜지스터이고, 상기 제2 전계효과형 트랜지스터는 전송용 트랜지스터이고, 상기 제3 전계효과형 트랜지스터는 부하용 트랜지스터인 것을 특징으로 하는 반도체장치.
  31. 제26항에 있어서, 상기 제3 전계효과형 트랜지스터의 상기 제1 영역은 상기 제1 전계효과형 트랜지스터의 게이트전극상에 배치되어 이루어지는 것을 특징으로 하는 반도체장치.
  32. 제28항에 있어서, 상기 제2 도전층은 상기 제1 도전층상에 배치되고, 상기 제2 절연막은 상기 제1 및 제2 도전층 사이에 배치된 것을 특징으로 하는 반도체장치.
  33. 제26항에 있어서, 상기 제1 및 제2 도전층은 다결정실리콘으로 형성되어 이루어지는 것을 특징으로 하는 반도체장치.
  34. 제33항에 있어서, 상기 제1 전계효과형 트랜지스터는 구동용 트랜지스터이고, 상기 제2 전계효과형 트랜지스터는 전송용 트랜지스터이고, 상기 제3 전계효과형 트랜지스터는 부하용 트랜지스터인 것을 특징으로 하는 반도체장치.
  35. 제23항에 있어서, 상기 반도체본체는 반도체기판에 형성된 웰영역인 것을 특징으로 하는 반도체장치.
  36. 제8항에 있어서, 상기 제2 도전층은 상기 제1 도전층상에 형성되고, 상기 제3 전계효과형 트랜지스터의 채널영역은 상기 제1 전계효과형 트랜지스터의 게이트전극상에 배치되고, 상기 제2 절연막은 상기 제1 제2 도전층 사이에 배치되어 이루어지는 것을 특징으로 하는 반도체장치.
  37. 제4항에 있어서, 상기 제1 도전층은 상기 제2 도전층상에 형성되고, 상기 제2 절연막은 상기 제1 도전층과 상기 제2 도전층 사이에 형성되어 있는 것을 특징으로 하는 반도체장치.
  38. 제37항에 있어서, 상기 제3 전계효과형 트랜지스터의 제1 저항영역은 상기 제1 전계효과형 트랜지스터의 게이트전극상에 배치되어 있는 것을 특징으로 하는 반도체장치.
  39. 제38항에 있어서, 상기 제1 및 제2 도전층은 다결정실리콘으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  40. 제39항에 있어서, 상기 제1 전계효과형 트랜지스터는 구동용 트랜지스터이고, 상기 제2 전계효과형 트랜지스터는 전송용 트랜지스터이고, 상기 제3 전계효과형 트랜지스터는 부하용 트랜지스터인 것을 특징으로 하는 반도체장치.
  41. 제8항에 있어서, 상기 제1 도전층은 상기 제2 도전층상에 배치되고, 상기 제2 절연막은 상기 제1 및 제2 도전층 사이에 배치되어 있는 것을 특징으로 하는 반도체장치.
  42. 제8항에 있어서, 상기 제1 도전층은 상기 제2 도전층에 형성되고, 상기 제3 전계효과형 트랜지스터의 채널영역은 상기 제1 전계효과형 트랜지스터의 게이트전극상에 배치되고, 상기 제2 절연막은 상기 제1 및 제2 도전층 사이에 배치되어 있는 것을 특징으로 하는 반도체장치.
  43. 제16항에 있어서, 상기 제1 도전층은 상기 제2 도전층상에 배치되고, 상기 제2 절연막은 상기 제1 도전층과 상기 제2 도전층 사이에 배치되어 있는 것을 특징으로 하는 반도체장치.
  44. 제14항에 있어서, 상기 제1 도전층은 상기 제2 도전층상에 형성되고, 상기 제2 절연막은 상기 제1 도전층과 상기 제2 도전층 사이에 배치되어 있는 것을 특징으로 하는 반도체장치.
  45. 제44항에 있어서, 상기 제1 저항영역은 상기 제1 전계효과형 트랜지스터의 게이트전극상에 형성되어 있는 것을 특징으로 하는 반도체장치.
  46. 제45항에 있어서, 상기 제1 및 제2 도전층은 다결정실리콘으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  47. 제46항에 있어서, 상기 제1 전계효과형 트랜지스터는 구동용 트랜지스터이고, 상기 제2 전계효과형 트랜지스터는 전송용 트랜지스터이고, 상기 제3 전계효과형 트랜지스터는 부하용 트랜지스터인 것을 특징으로 하는 반도체장치.
  48. 제23항에 있어서, 상기 제1 도전층은 상기 제2 도전층에 형성되고, 상기 제2 절연막은 상기 제1 및 제2 도전층 사이에 형성되어 있는 것을 특징으로 하는 반도체장치.
  49. 제48항에 있어서, 상기 제1 도전층은 상기 제2 도전층상에 배치되고, 상기 제2 절연막은 상기 제1 및 제2 도전층 사이에 배치되어 있는 것을 특징으로 하는 반도체장치.
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