JP3057757B2 - トランジスタ - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、２重拡散型MOSトランジスタ（以下、こ
れをDMOSトランジスタと記す）に関する。
れをDMOSトランジスタと記す）に関する。
従来のトランジスタとしては、例えば第８図および第
11図に示したようなものがある。第８図は、DCモータを
正・逆転駆動させるためのＨブリッジドライバ（誠文堂
新光社刊，電子回路大事典，第52章モータ制御回路,p40
7,参照）に従来のトランジスタを適用した例である。
11図に示したようなものがある。第８図は、DCモータを
正・逆転駆動させるためのＨブリッジドライバ（誠文堂
新光社刊，電子回路大事典，第52章モータ制御回路,p40
7,参照）に従来のトランジスタを適用した例である。
一般にＨブリッジドライバは、第８図に示したように
４つのMOSトランジスタTr1,Tr2,Tr3,Tr4からなってい
る。つまり、MOSトランジスタTr1,Tr3は電源VDD−グラ
ンド間に直列に接続され、MOSトランジスタTr2,Tr4も電
源VDD−グランド間に直列に接続される。
４つのMOSトランジスタTr1,Tr2,Tr3,Tr4からなってい
る。つまり、MOSトランジスタTr1,Tr3は電源VDD−グラ
ンド間に直列に接続され、MOSトランジスタTr2,Tr4も電
源VDD−グランド間に直列に接続される。
そして、MOSトランジスタTr1,Tr3の接続点と、MOSト
ランジスタTr2,Tr4の接続点との間に、負荷であるモー
タM1が接続された構成となっている。
ランジスタTr2,Tr4の接続点との間に、負荷であるモー
タM1が接続された構成となっている。
また、第９図は、ドレインを共通としたDMOSトランジ
スタ（オーム社刊，半導体ハンドブック［第２版］，第
６編，第２章,p413,参照）であるMOSトランジスタTr1,T
r2の断面構造を示した図である。
スタ（オーム社刊，半導体ハンドブック［第２版］，第
６編，第２章,p413,参照）であるMOSトランジスタTr1,T
r2の断面構造を示した図である。
次に、従来のトランジスタの構成を第９図に基づいて
説明する。
説明する。
第９図において、100はＰ形基板であり、1101,1102は
Ｎ形埋め込み層であり、1103,1104はドレイン領域であ
るＮ形半導体領域である。Ｎ形半導体領域1103とＮ形半
導体領域1104とは、Ｐ形領域1100によって電気的に分離
されている。
Ｎ形埋め込み層であり、1103,1104はドレイン領域であ
るＮ形半導体領域である。Ｎ形半導体領域1103とＮ形半
導体領域1104とは、Ｐ形領域1100によって電気的に分離
されている。
Ｎ形半導体領域1103.1104中には、それぞれN+形領域1
105,1106およびＰ形ウェル領域104,105が形成されてい
る。
105,1106およびＰ形ウェル領域104,105が形成されてい
る。
Ｐ形ウェル領域104,105中には、Ｐ形ウェル領域104,1
04の電位を与えるためのP+形領域108,109が中心部に形
成されている。さらに、P+形領域108,109の周囲のＰ形
ウェル領域104,105中には、それぞれソース領域であるN
+形領域110,111が形成されている。
04の電位を与えるためのP+形領域108,109が中心部に形
成されている。さらに、P+形領域108,109の周囲のＰ形
ウェル領域104,105中には、それぞれソース領域であるN
+形領域110,111が形成されている。
N+形領域110とＮ形半導体領域1103の間のＰ形ウェル
領域104表面に、ゲート絶縁膜112を介してゲート電極11
4が形成されている。
領域104表面に、ゲート絶縁膜112を介してゲート電極11
4が形成されている。
同様に、N+形領域111とＮ形半導体領域1104の間のＰ
形ウェル領域105表面に、ゲート絶縁膜112を介してゲー
ト電極116が形成されている。
形ウェル領域105表面に、ゲート絶縁膜112を介してゲー
ト電極116が形成されている。
ゲート絶縁膜112およびゲート電極114,116上には、第
１層間絶縁膜118が形成されている。この第１層間絶縁
膜118上には、コンタクトホールを介してP+形領域108,1
09およびN+形領域110,111に接続された第１電極層122,1
24と、コンタクトホールを介してN+形領域1105,1106に
接続された第１電極層よりなるドレイン電極120とが形
成されている。
１層間絶縁膜118が形成されている。この第１層間絶縁
膜118上には、コンタクトホールを介してP+形領域108,1
09およびN+形領域110,111に接続された第１電極層122,1
24と、コンタクトホールを介してN+形領域1105,1106に
接続された第１電極層よりなるドレイン電極120とが形
成されている。
第１電極層122,124およびドレイン電極120上には、第
２層間絶縁膜126が形成されている。この第２層間絶縁
膜126上にはコンタクトホールを介して第１電極層122,1
24に接続された第２電極層よりなるソース電極128,130
が形成されている。
２層間絶縁膜126が形成されている。この第２層間絶縁
膜126上にはコンタクトホールを介して第１電極層122,1
24に接続された第２電極層よりなるソース電極128,130
が形成されている。
なお、Ｐ形基板100上に形成された各素子を保護する
ために、各素子の表面に保護膜134が形成されている。
ために、各素子の表面に保護膜134が形成されている。
以上に示したごとく、ドレイン領域であるＮ形半導体
領域1103とソース領域であるN+形領域110およびゲート
電極114等で構成されるMOSトランジスタが複数並列に接
続されてMOSトランジスタTr1が形成される。
領域1103とソース領域であるN+形領域110およびゲート
電極114等で構成されるMOSトランジスタが複数並列に接
続されてMOSトランジスタTr1が形成される。
同様に、ドレイン領域であるＮ形半導体領域1104とソ
ース領域であるN+形領域111およびゲート電極116等で構
成されるMOSトランジスタが複数並列に接続されてMOSト
ランジスタTr2が形成されている。
ース領域であるN+形領域111およびゲート電極116等で構
成されるMOSトランジスタが複数並列に接続されてMOSト
ランジスタTr2が形成されている。
また、MOSトランジスタTr3,Tr4の構造については、特
に図示しなかったが、MOSトランジスタTr1,Tr2とは、ド
レインを共通とするのかソースを共通とするのかが違う
だけである。つまり、MOSトランジスタTr3,Tr4の場合、
各ソース電極を配線により共通となるように接続し、ド
レイン電極を別々とする。
に図示しなかったが、MOSトランジスタTr1,Tr2とは、ド
レインを共通とするのかソースを共通とするのかが違う
だけである。つまり、MOSトランジスタTr3,Tr4の場合、
各ソース電極を配線により共通となるように接続し、ド
レイン電極を別々とする。
次に、この従来例の平面図を第10図に示す。第10図
は、MOSトランジスタTr1,Tr2のドレイン・ソース・ゲー
ト電極の各電極パッドの配置を示している。なお、第10
図中にx1−y1で表した断面を示した図が、第９図であ
る。
は、MOSトランジスタTr1,Tr2のドレイン・ソース・ゲー
ト電極の各電極パッドの配置を示している。なお、第10
図中にx1−y1で表した断面を示した図が、第９図であ
る。
第10図において100はＰ形基板である。このＰ形基板1
00には、MOSトランジスタTr1を形成する領域1200と、MO
SトランジスタTr2を形成する領域1201がある。領域1200
内には、MOSトランジスタTr1のソース電極128に接続さ
れたソース電極パッド1202と、MOSトランジスタTr1のゲ
ート電極114に接続されたゲート電極パッド1204が形成
されている。
00には、MOSトランジスタTr1を形成する領域1200と、MO
SトランジスタTr2を形成する領域1201がある。領域1200
内には、MOSトランジスタTr1のソース電極128に接続さ
れたソース電極パッド1202と、MOSトランジスタTr1のゲ
ート電極114に接続されたゲート電極パッド1204が形成
されている。
同様に、領域1201内には、MOSトランジスタTr2のソー
ス電極130に接続されたソース電極パッド1203と、MOSト
ランジスタTr2のゲート電極116に接続されたゲート電極
パッド1205が形成されている。また、1206はMOSトラン
ジスタTr1,Tr2の共通のドレイン電極120に接続されたド
レイン電極パッド1206である。
ス電極130に接続されたソース電極パッド1203と、MOSト
ランジスタTr2のゲート電極116に接続されたゲート電極
パッド1205が形成されている。また、1206はMOSトラン
ジスタTr1,Tr2の共通のドレイン電極120に接続されたド
レイン電極パッド1206である。
次に、この従来例の動作を第８図および第９図に基づ
いて説明する。
いて説明する。
例えば、モータM1を正転方向に回転させる場合、MOS
トランジスタTr1,Tr4のゲート電極にのみ、MOSトランジ
スタのしきい値以上の電圧を印加して導通状態とし、MO
SトランジスタTr2,Tr3を非導通状態とする。すると、モ
ータM1には、第８図中に実線iaで示した方向に電流が流
れ、モータM1が正転方向に回転する。
トランジスタTr1,Tr4のゲート電極にのみ、MOSトランジ
スタのしきい値以上の電圧を印加して導通状態とし、MO
SトランジスタTr2,Tr3を非導通状態とする。すると、モ
ータM1には、第８図中に実線iaで示した方向に電流が流
れ、モータM1が正転方向に回転する。
逆に、モータM1を逆転方向に回転させる場合は、MOS
トランジスタTr2,Tr3のゲート電極にのみ、しきい値以
上の電圧を印加して導通状態とし、MOSトランジスタTr
1,Tr4を非導通状態とする。すると、モータM1には第８
図中に点線ibで示した方向に電流が流れ、モータM1が逆
転方向に回転する。
トランジスタTr2,Tr3のゲート電極にのみ、しきい値以
上の電圧を印加して導通状態とし、MOSトランジスタTr
1,Tr4を非導通状態とする。すると、モータM1には第８
図中に点線ibで示した方向に電流が流れ、モータM1が逆
転方向に回転する。
しかしながら、上記のごとき従来の半導体装置にあっ
ては、第10図に示したように、MOSトランジスタT1r,Tr2
が別々の領域1200,1201に形成されていた。このため、
例えばMOSトランジスタT1rが導通状態となり電流が流れ
ると、領域1200にジュール熱が発生する。
ては、第10図に示したように、MOSトランジスタT1r,Tr2
が別々の領域1200,1201に形成されていた。このため、
例えばMOSトランジスタT1rが導通状態となり電流が流れ
ると、領域1200にジュール熱が発生する。
しかし、MOSトランジスタTr2は非導通状態であるため
に、領域1201ではジュール熱が発生しない。したがっ
て、１つの基板上で発熱している部分と発熱していない
部分とがあるために、発熱部が一定の部分に集中してし
まい、熱的バランスがよくないなどの問題点があった。
に、領域1201ではジュール熱が発生しない。したがっ
て、１つの基板上で発熱している部分と発熱していない
部分とがあるために、発熱部が一定の部分に集中してし
まい、熱的バランスがよくないなどの問題点があった。
また、常に一部の領域が動作しない状態であるため
に、効率が悪く、小形化が困難であるという問題点があ
った。
に、効率が悪く、小形化が困難であるという問題点があ
った。
この発明は、上記の問題点に鑑みてなされたもので、
１つの基板上で熱の発生部が一定の部分に集中すること
なく、基板上の熱的バランスを改善し、小形化したトラ
ンジスタを提供することを目的としている。
１つの基板上で熱の発生部が一定の部分に集中すること
なく、基板上の熱的バランスを改善し、小形化したトラ
ンジスタを提供することを目的としている。
この発明は、上記のごとき目的を達成するためめにな
されたものである。
されたものである。
つまり、請求項（１）に示したように、ドレイン領域
を中心とした単位セルが複数個連続的に配置されたトラ
ンジスタであって、前記単位セルは、半導体基板表面に
形成された第１導電形のドレイン領域と、このドレイン
領域表面であって、中心部分に形成された第１導電形の
ドレインコンタクト領域と、前記ドレイン領域表面に、
前記ドレインコンタクト領域から夫々が等距離に配置さ
れて形成される複数の第２導電形のウェル領域と、この
複数のウェル領域の表面であって、前記ウェル領域の個
々に形成される複数の第１導電形のソース領域と、この
複数のソース領域を選択的に接続する第１のソース電極
と、この第１のソース電極によって非接続の前記ソース
領域を接続する第２のソース電極と、前記ドレインコン
タクト領域上に接続されるドレイン電極と、前記第１の
ソース電極によって接続されたソース領域を表面に有す
る前記ウェル領域上に形成された第１のゲート電極と、
前記第２のソース電極によって接続されたソース領域を
表面に有する前記ウェル領域上に形成された第２のゲー
ト電極とを備え、前記ドレイン領域およびドレインコン
タクト領域と、前記第１のソース電極によって接続され
たソース領域と、前記第１のゲート電極とによって構成
された第１のトランジスタと、前記ドレイン領域および
ドレインコンタクト領域と、前記第２のソース電極によ
って接続されたソース領域と、前記第２のゲート電極に
よって構成された第２のトランジスタとを構成し、前記
第１のトランジスタが導通状態のときは前記第２のトラ
ンジスタは非導通状態とするように第１のゲート電極に
は電圧を印加し第２のゲート電極には電圧を印加せず、
前記第１のトランジスタが非導通状態のときは前記第２
のトランジスタは導通状態とするように第１のゲート電
極には電圧を印加せず第２のゲート電極には電圧を印加
することを特徴とするトランジスタとした。
を中心とした単位セルが複数個連続的に配置されたトラ
ンジスタであって、前記単位セルは、半導体基板表面に
形成された第１導電形のドレイン領域と、このドレイン
領域表面であって、中心部分に形成された第１導電形の
ドレインコンタクト領域と、前記ドレイン領域表面に、
前記ドレインコンタクト領域から夫々が等距離に配置さ
れて形成される複数の第２導電形のウェル領域と、この
複数のウェル領域の表面であって、前記ウェル領域の個
々に形成される複数の第１導電形のソース領域と、この
複数のソース領域を選択的に接続する第１のソース電極
と、この第１のソース電極によって非接続の前記ソース
領域を接続する第２のソース電極と、前記ドレインコン
タクト領域上に接続されるドレイン電極と、前記第１の
ソース電極によって接続されたソース領域を表面に有す
る前記ウェル領域上に形成された第１のゲート電極と、
前記第２のソース電極によって接続されたソース領域を
表面に有する前記ウェル領域上に形成された第２のゲー
ト電極とを備え、前記ドレイン領域およびドレインコン
タクト領域と、前記第１のソース電極によって接続され
たソース領域と、前記第１のゲート電極とによって構成
された第１のトランジスタと、前記ドレイン領域および
ドレインコンタクト領域と、前記第２のソース電極によ
って接続されたソース領域と、前記第２のゲート電極に
よって構成された第２のトランジスタとを構成し、前記
第１のトランジスタが導通状態のときは前記第２のトラ
ンジスタは非導通状態とするように第１のゲート電極に
は電圧を印加し第２のゲート電極には電圧を印加せず、
前記第１のトランジスタが非導通状態のときは前記第２
のトランジスタは導通状態とするように第１のゲート電
極には電圧を印加せず第２のゲート電極には電圧を印加
することを特徴とするトランジスタとした。
また請求項（２）に記載したように、ドレイン領域を
中心とした単位セルが複数個連続的に配置されたトラン
ジスタであって、前記単位セルは、半導体基板表面に形
成された第１導電形のウェル領域と、このウエル領域表
面に形成された第２導電形のソース領域と、前記半導体
基板表面に選択的に、前記ソース領域から夫々が等距離
に配置されて形成される複数の第２導電形のドレイン領
域と、このドレイン領域表面であって、前記ドレイン領
域の個々の中心部分に形成された第２導電形のドレイン
コンタクト領域と、この複数のドレインコンタクト領域
を選択的に接続する第１のドレイン電極と、この第１の
ドレイン電極によって非接続の前記ドレインコンタクト
領域を接続する第２のドレイン電極と、前記ソース領域
に接続されるソース電極と、前記ウェル領域上であっ
て、前記第１のドレイン電極側に形成された第１のゲー
ト電極と、前記ウェル領域上であって、前記第２のドレ
イン電極側に形成された第２のゲート電極とを備え、前
記第１のドレイン電極によって接続されるドレインコン
タクト領域およびドレイン領域と、前記ソース電極によ
って接続されたソース領域と、前記第１のゲート電極と
によって構成された第１のトランジスタと、前記第２の
ドレイン電極によって接続されるドレインコンタクト領
域およびドレイン領域と、前記ソース電極によって接続
されたソース領域と、前記第２のゲート電極とによって
構成された第２のトランジスタとを構成し、前記第１の
トランジスタが導通状態のときは前記第２のトランジス
タは非導通状態とするように第１のゲート電極には電圧
を印加し第２のゲート電極には電圧を印加せず、前記第
１のトランジスタが非導通状態のときは前記第２のトラ
ンジスタは導通状態とするように第１のゲート電極には
電圧を印加せず第２のゲート電極には電圧を印加するこ
とを特徴とするトランジスタとした。
中心とした単位セルが複数個連続的に配置されたトラン
ジスタであって、前記単位セルは、半導体基板表面に形
成された第１導電形のウェル領域と、このウエル領域表
面に形成された第２導電形のソース領域と、前記半導体
基板表面に選択的に、前記ソース領域から夫々が等距離
に配置されて形成される複数の第２導電形のドレイン領
域と、このドレイン領域表面であって、前記ドレイン領
域の個々の中心部分に形成された第２導電形のドレイン
コンタクト領域と、この複数のドレインコンタクト領域
を選択的に接続する第１のドレイン電極と、この第１の
ドレイン電極によって非接続の前記ドレインコンタクト
領域を接続する第２のドレイン電極と、前記ソース領域
に接続されるソース電極と、前記ウェル領域上であっ
て、前記第１のドレイン電極側に形成された第１のゲー
ト電極と、前記ウェル領域上であって、前記第２のドレ
イン電極側に形成された第２のゲート電極とを備え、前
記第１のドレイン電極によって接続されるドレインコン
タクト領域およびドレイン領域と、前記ソース電極によ
って接続されたソース領域と、前記第１のゲート電極と
によって構成された第１のトランジスタと、前記第２の
ドレイン電極によって接続されるドレインコンタクト領
域およびドレイン領域と、前記ソース電極によって接続
されたソース領域と、前記第２のゲート電極とによって
構成された第２のトランジスタとを構成し、前記第１の
トランジスタが導通状態のときは前記第２のトランジス
タは非導通状態とするように第１のゲート電極には電圧
を印加し第２のゲート電極には電圧を印加せず、前記第
１のトランジスタが非導通状態のときは前記第２のトラ
ンジスタは導通状態とするように第１のゲート電極には
電圧を印加せず第２のゲート電極には電圧を印加するこ
とを特徴とするトランジスタとした。
請求項（１）に記載した構成によれば、第１のトラン
ジスタと第２のトランジスタでドレイン領域が共通とな
り、このドレイン領域と第１ソース領域と第１ゲート電
極から構成される第１トランジスタと、ドレイン領域と
第２ソース領域と第２ゲート電極とから構成される第２
トランジスタが同時に導通することがなく、従って第１
のトランジスタと第２のトランジスタの一方のトランジ
スタが導通状態のときにドレイン領域は常に電流が導通
すると共に、導通状態となるトランジスタが同一半導体
基板上の一部に集中することがなく、よって同一半導体
基板上で均一に発熱が生じ、熱的なバランスが良いと共
に、共通のドレイン領域を有するために小型化できる。
また請求項（２）に記載した構成によれば、第１のトラ
ンジスタと第２のトランジスタでソース領域が共通とな
り、このソース領域と第１ドレイン電極によって接続さ
れるドレインコンタクト領域およびドレイン領域と第１
ゲート電極とから構成される第１トランジスタと、ソー
ス領域と第２ドレイン電極によって接続されるドレイン
コンタクト領域およびドレイン領域と第２ゲート電極と
から構成される第２トランジスタとが同時に導通するこ
とがなく、従って第１のトランジスタと第２のトランジ
スタの一方のトランジスタが導通状態のときにソース領
域は常に電流が導通すると共に、導通状態となるトラン
ジスタが同一半導体基板上の一部に集中することがな
く、よって同一半導体基板上で均一に発熱が生じ、熱的
なバランスが良いと共に、共通のソース領域を有するた
めに小型化できる。
ジスタと第２のトランジスタでドレイン領域が共通とな
り、このドレイン領域と第１ソース領域と第１ゲート電
極から構成される第１トランジスタと、ドレイン領域と
第２ソース領域と第２ゲート電極とから構成される第２
トランジスタが同時に導通することがなく、従って第１
のトランジスタと第２のトランジスタの一方のトランジ
スタが導通状態のときにドレイン領域は常に電流が導通
すると共に、導通状態となるトランジスタが同一半導体
基板上の一部に集中することがなく、よって同一半導体
基板上で均一に発熱が生じ、熱的なバランスが良いと共
に、共通のドレイン領域を有するために小型化できる。
また請求項（２）に記載した構成によれば、第１のトラ
ンジスタと第２のトランジスタでソース領域が共通とな
り、このソース領域と第１ドレイン電極によって接続さ
れるドレインコンタクト領域およびドレイン領域と第１
ゲート電極とから構成される第１トランジスタと、ソー
ス領域と第２ドレイン電極によって接続されるドレイン
コンタクト領域およびドレイン領域と第２ゲート電極と
から構成される第２トランジスタとが同時に導通するこ
とがなく、従って第１のトランジスタと第２のトランジ
スタの一方のトランジスタが導通状態のときにソース領
域は常に電流が導通すると共に、導通状態となるトラン
ジスタが同一半導体基板上の一部に集中することがな
く、よって同一半導体基板上で均一に発熱が生じ、熱的
なバランスが良いと共に、共通のソース領域を有するた
めに小型化できる。
以下、具体的な実施例に基づいて説明する。
第１図〜第３図は、この発明の第１実施例を示す図で
ある。第１実施例は、請求項（１）および請求項（２）
に係るドレインを共通とした横型DMOSトランジスタであ
る。
ある。第１実施例は、請求項（１）および請求項（２）
に係るドレインを共通とした横型DMOSトランジスタであ
る。
この第１実施例は、第８図に示したＨブリッジドライ
バのハイサイド・スイッチ（電源VDDと負荷であるモー
タM1との間に接続されたMOSトランジスタTr1,Tr2）とし
て適用される。
バのハイサイド・スイッチ（電源VDDと負荷であるモー
タM1との間に接続されたMOSトランジスタTr1,Tr2）とし
て適用される。
まず、第１図に基づいて構成を説明する。なお、第１
図は第１実施例の断面構造を示している。
図は第１実施例の断面構造を示している。
第１図において、100はＰ形基板であり、Ｐ形基板100
中にはドレイン領域であるＮ形半導体領域102が形成さ
れている。Ｎ形半導体領域102下側のＰ形基板100中に
は、N+形埋め込み層101が形成されている。
中にはドレイン領域であるＮ形半導体領域102が形成さ
れている。Ｎ形半導体領域102下側のＰ形基板100中に
は、N+形埋め込み層101が形成されている。
また、Ｎ形半導体領域102中には、ベース領域である
Ｐ形ウェル領域104と、ドレイン電極を接続させるため
のドレインコンタクト領域であるN+形領域106と、ベー
ス領域であるＰ形ウェル領域105とが形成されている。
Ｐ形ウェル領域104と、ドレイン電極を接続させるため
のドレインコンタクト領域であるN+形領域106と、ベー
ス領域であるＰ形ウェル領域105とが形成されている。
Ｐ形ウェル領域104,105中には、Ｐ形ウェル領域104,1
05に電位を与えるためのP+形領域108,109が中心部に形
成されている。さらに、Ｐ形ウェル領域104,105中のP+
形領域108,109の周囲には、ソース領域であるN+形領域1
10,111が形成されている。
05に電位を与えるためのP+形領域108,109が中心部に形
成されている。さらに、Ｐ形ウェル領域104,105中のP+
形領域108,109の周囲には、ソース領域であるN+形領域1
10,111が形成されている。
Ｎ形半導体領域102とN+形領域110の間のＰ形ウェル領
域104表面に、ゲート絶縁膜112を介してゲート電極114
が形成されている。同様に、Ｎ形半導体領域102とN+形
領域111の間のＰ形ウェル領域104表面に、ゲート絶縁膜
112を介してゲート電極116が形成されている。
域104表面に、ゲート絶縁膜112を介してゲート電極114
が形成されている。同様に、Ｎ形半導体領域102とN+形
領域111の間のＰ形ウェル領域104表面に、ゲート絶縁膜
112を介してゲート電極116が形成されている。
そして、ゲート絶縁膜112およびゲート電極114,116上
には、第１層間絶縁膜118が形成されている。
には、第１層間絶縁膜118が形成されている。
第１層間絶縁膜118上には、コンタクトホールを通し
てN+形領域106と接続された第１電極層よりなるドレイ
ン電極120と、コンタクトホールを通してP+形領域108,1
09およびN+形領域110と接続された第１電極層122,124が
形成されている。
てN+形領域106と接続された第１電極層よりなるドレイ
ン電極120と、コンタクトホールを通してP+形領域108,1
09およびN+形領域110と接続された第１電極層122,124が
形成されている。
ドレイン電極120および第１電極層122,124の上には、
第２層間絶縁膜126が形成されている。この第２層間絶
縁膜126上には、コンタクトホールを通して第１電極層1
22,124にそれぞれ接続された第２電極層よりなるソース
電極128,130が形成されている。
第２層間絶縁膜126が形成されている。この第２層間絶
縁膜126上には、コンタクトホールを通して第１電極層1
22,124にそれぞれ接続された第２電極層よりなるソース
電極128,130が形成されている。
なお、Ｐ形基板100上に形成した各素子を保護するた
めに、各素子の表面に保護膜134が形成されている。
めに、各素子の表面に保護膜134が形成されている。
以上に示したごとく、ドレイン領域であるＮ形半導体
領域102とソース領域であるN+形領域110およびゲート電
極114等で構成されるMOSトランジスタを複数並列に接続
することによって、MOSトランジスタTr1が形成される。
領域102とソース領域であるN+形領域110およびゲート電
極114等で構成されるMOSトランジスタを複数並列に接続
することによって、MOSトランジスタTr1が形成される。
同様に、ドレイン領域であるＮ形半導体領域102とソ
ース領域であるN+形領域111およびゲート電極116等で構
成されるMOSトランジスタを複数並列に接続することに
よって、MOSトランジスタTr2が形成される。
ース領域であるN+形領域111およびゲート電極116等で構
成されるMOSトランジスタを複数並列に接続することに
よって、MOSトランジスタTr2が形成される。
なお、N+形埋め込み層101は、Ｐ形基板100とＰ形ウェ
ル領域104,105とが電気的に導通しないようにする役割
を持つ。さらに、Ｐ形ウェル領域104,105とN+形埋め込
み層101の間に形成されるダイオードが、MOSトランジス
タTr1,Tr2を保護する役割を持つ。
ル領域104,105とが電気的に導通しないようにする役割
を持つ。さらに、Ｐ形ウェル領域104,105とN+形埋め込
み層101の間に形成されるダイオードが、MOSトランジス
タTr1,Tr2を保護する役割を持つ。
したがって、Ｐ形基板100とＰ形ウェル領域104,105の
間が電気的に導通しないだけの十分な厚さのＮ形半導体
領域102が形成され、MOSトランジスタTr1,Tr2の保護の
必要がなければ、N+形埋め込み層101は必要ない。
間が電気的に導通しないだけの十分な厚さのＮ形半導体
領域102が形成され、MOSトランジスタTr1,Tr2の保護の
必要がなければ、N+形埋め込み層101は必要ない。
次に、第１実施例のセルの配置図を第２図に示す。第
２図（Ａ）は、トランジスタを形成しているセルの全体
の配置図である。そして、第２図（Ｂ）は、単位セルの
基本形状を示した図である。
２図（Ａ）は、トランジスタを形成しているセルの全体
の配置図である。そして、第２図（Ｂ）は、単位セルの
基本形状を示した図である。
第２図（Ｂ）に示したように、第１実施例の単位セル
の基本形状は、正六角形であって、この六角形の中心点
には共通ドレイン201（ドレインコンタクト領域）が、
各頂点にはソース202,203（ソス領域）がそれぞれ形成
されている。
の基本形状は、正六角形であって、この六角形の中心点
には共通ドレイン201（ドレインコンタクト領域）が、
各頂点にはソース202,203（ソス領域）がそれぞれ形成
されている。
そして、ソース202,203は、共通ドレイン201を通る線
Ｘ−Ｙに対して線対称となるように選択される。つま
り、上側の３個のソースが選択的にソース電極128（第
３図に示す）によって接続されてMOSトランジスタTr1の
ソース202となり、下側の３個のソースが選択的にソー
ス電極130（第３図に示す）によって接続されてMOSトラ
ンジスタTr2のソース203となる。
Ｘ−Ｙに対して線対称となるように選択される。つま
り、上側の３個のソースが選択的にソース電極128（第
３図に示す）によって接続されてMOSトランジスタTr1の
ソース202となり、下側の３個のソースが選択的にソー
ス電極130（第３図に示す）によって接続されてMOSトラ
ンジスタTr2のソース203となる。
また、第２図（Ａ）に示したように、１つのソース20
2,203は隣接した３つの共通ドレイン201に共有されてい
る。このため、１つのドレイン201に当り２個（＝６×1
/3）のソース202,203があることになる。
2,203は隣接した３つの共通ドレイン201に共有されてい
る。このため、１つのドレイン201に当り２個（＝６×1
/3）のソース202,203があることになる。
なお、第２図中において、ソース202とソース203との
間を結んだ直線は、単位セルの形状を示すための直線で
ある。
間を結んだ直線は、単位セルの形状を示すための直線で
ある。
なお、第１図に示した第１実施例の断面図は、第２図
中に示したa1−b1間の断面を示す図である。
中に示したa1−b1間の断面を示す図である。
次に、第１実施例のソース電極128,130の配線図を第
３図に示す。
３図に示す。
第３図に示したように、第２電極層によって形成され
るソース電極128,130は、交互に配線されるストライプ
状の配線となる。
るソース電極128,130は、交互に配線されるストライプ
状の配線となる。
次に、この発明の第２実施例を第４図に示す。第２実
施例は、請求項（４）および請求項（６）に係るソース
を共通とした横型DMOSトランジスタである。
施例は、請求項（４）および請求項（６）に係るソース
を共通とした横型DMOSトランジスタである。
この第２実施例は、第８図に示したＨブリッジドライ
バのローサイド・スイッチ（負荷とグランドの間に接続
されたMOSトランジスタTr3,Tr4）として適用される。
バのローサイド・スイッチ（負荷とグランドの間に接続
されたMOSトランジスタTr3,Tr4）として適用される。
まず、第２実施例の構成を第４図に基づいて説明す
る。なお、第４図は、第２実施例の断面構造を示した図
である。
る。なお、第４図は、第２実施例の断面構造を示した図
である。
第４図において、100はＰ形基板であり、600はP+形埋
込み層である。P+形埋込み層600上部のＰ形基板100中に
は、ドレイン領域であるＮ形半導体領域601,602が形成
されている。
込み層である。P+形埋込み層600上部のＰ形基板100中に
は、ドレイン領域であるＮ形半導体領域601,602が形成
されている。
Ｎ形半導体領域601,602は、素子分離領域であるＰ形
領域603およびベース領域であるＰ形ウェル領域104によ
って、電気的に分離されている。そして、Ｎ形半導体領
域601,602のそれぞれの中に、ドレインコンタクト領域
であるN+形領域604,605が形成されている。
領域603およびベース領域であるＰ形ウェル領域104によ
って、電気的に分離されている。そして、Ｎ形半導体領
域601,602のそれぞれの中に、ドレインコンタクト領域
であるN+形領域604,605が形成されている。
Ｐ形ウェル領域104中には、Ｐ形ウェル領域104に電位
を与えるためのP+形領域108が中心部に形成されてい
る。さらに、Ｐ形ウェル領域104中のP+形領域108の周囲
には、ソース領域であるN+形領域110が形成されてい
る。
を与えるためのP+形領域108が中心部に形成されてい
る。さらに、Ｐ形ウェル領域104中のP+形領域108の周囲
には、ソース領域であるN+形領域110が形成されてい
る。
Ｎ形半導体領域601とN+形領域110の間のＰ形ウェル領
域104の表面に、ゲート絶縁膜112を介してゲート電極60
6が形成されている。
域104の表面に、ゲート絶縁膜112を介してゲート電極60
6が形成されている。
同様に、Ｎ形半導体領域602とN+形領域110の間のＰ形
ウェル領域10の表面に、ゲート絶縁膜112を介してゲー
ト電極607が形成されている。そして、ゲート絶縁膜112
およびゲート電極606,607上には、第１層間絶縁膜118が
形成されている。
ウェル領域10の表面に、ゲート絶縁膜112を介してゲー
ト電極607が形成されている。そして、ゲート絶縁膜112
およびゲート電極606,607上には、第１層間絶縁膜118が
形成されている。
第１層間絶縁膜118上には、コントクトホールを通し
てN+形領域604,605と接続された第１電極層608,609が形
成されている。さらに、コンタクトホールを通してP+形
領域108およびN+形領域110と接続された第１電極層によ
るソース電極610が形成されている。
てN+形領域604,605と接続された第１電極層608,609が形
成されている。さらに、コンタクトホールを通してP+形
領域108およびN+形領域110と接続された第１電極層によ
るソース電極610が形成されている。
第１電極層608,609およびソース電極610の上全面に、
第２層間絶縁膜126が形成されている。この第２層間絶
縁膜126上には、コンタクトホールを通して第１電極層6
08,609にそれぞれ接続された第２電極層によるドレイン
電極611,612が形成されている。
第２層間絶縁膜126が形成されている。この第２層間絶
縁膜126上には、コンタクトホールを通して第１電極層6
08,609にそれぞれ接続された第２電極層によるドレイン
電極611,612が形成されている。
また、Ｐ形基板100上に形成した各素子を保護するた
めに、各素子の表面に保護膜134が形成されている。
めに、各素子の表面に保護膜134が形成されている。
以上に示したごとく、ドレイン領域であるＮ形半導体
領域601とソース領域であるN+形領域110およびゲート電
極606等で構成されるMOSトランジスタを複数並列に接続
することによって、MOSトランジスタTr3が形成される。
領域601とソース領域であるN+形領域110およびゲート電
極606等で構成されるMOSトランジスタを複数並列に接続
することによって、MOSトランジスタTr3が形成される。
同様に、ドレイン領域であるＮ形半導体領域602とソ
ース領域であるN+形領域110およびゲート電極607等で構
成されるMOSトランジスタを複数並列に接続することに
よって、MOSトランジスタTr4が形成される。
ース領域であるN+形領域110およびゲート電極607等で構
成されるMOSトランジスタを複数並列に接続することに
よって、MOSトランジスタTr4が形成される。
次に、第２実施例のセル配置を第５図（Ａ）に示し、
単位セルの形状を第５図（Ｂ）に示す。
単位セルの形状を第５図（Ｂ）に示す。
第５図（Ｂ）に示すように、第２の実施例の単位セル
の基本形状も、前記第１実施例の基本形状と同様に正六
角形である。この六角形の中心点には、MOSトランジス
タTr3,Tr4の共通ソース701が形成されている。
の基本形状も、前記第１実施例の基本形状と同様に正六
角形である。この六角形の中心点には、MOSトランジス
タTr3,Tr4の共通ソース701が形成されている。
そして、六角形の各頂点に、互いに隣接するドレイン
が異なる電極に接続されるように、つまりMOSトランジ
スタTr3のドレイン702（ドレインコンタクト領域）とMO
SトランジスタTr4のドレイン703（ドレインコンタクト
領域）とが、交互に配置されるように選択されて、それ
ぞれドレイン電極611,612（第６図に示す）に接続され
形成されている。
が異なる電極に接続されるように、つまりMOSトランジ
スタTr3のドレイン702（ドレインコンタクト領域）とMO
SトランジスタTr4のドレイン703（ドレインコンタクト
領域）とが、交互に配置されるように選択されて、それ
ぞれドレイン電極611,612（第６図に示す）に接続され
形成されている。
なお、第４図に示した第２実施例の断面図は、第５図
（Ａ）中に示したc1−d1間の断面を示す図である。
（Ａ）中に示したc1−d1間の断面を示す図である。
また、第６図に、第２電極層によるドレイン電極611,
612の配線図を示す。第６図に示したように、ドレイン
電極611,612が交互に配線されるストライプ状の配線と
なる。
612の配線図を示す。第６図に示したように、ドレイン
電極611,612が交互に配線されるストライプ状の配線と
なる。
上記の説明では、MOSトランジスタTr3,Tr4の各ドレイ
ン702,703の配置を第５図に示したように交互に配置さ
れるようにしたが、MOSトランジスタTr3,Tr4の各ドレイ
ン702,703を第２図に示したように配置させると、請求
項（４）および請求項（５）に係るソースを共通とした
横型DMOSトランジスタとなる。
ン702,703の配置を第５図に示したように交互に配置さ
れるようにしたが、MOSトランジスタTr3,Tr4の各ドレイ
ン702,703を第２図に示したように配置させると、請求
項（４）および請求項（５）に係るソースを共通とした
横型DMOSトランジスタとなる。
単位セル中で、MOSトランジスタTr3のドレインとMOS
トランジスタTr4のドレインが共通ソースを中心として
対称に形成されるために、ドレイン電極611,612の配線
数が第２実施例のドレイン電極611,612の配線数の半分
となるために、ドレイン電極611,612の配線幅を広くす
ることができ、配線抵抗を低減することができる。
トランジスタTr4のドレインが共通ソースを中心として
対称に形成されるために、ドレイン電極611,612の配線
数が第２実施例のドレイン電極611,612の配線数の半分
となるために、ドレイン電極611,612の配線幅を広くす
ることができ、配線抵抗を低減することができる。
次に、第１図、第２図、第４図および第５図に基づい
て動作を説明する。
て動作を説明する。
前述したように、Ｈブリッジドライバのスイッチ素子
であるMOSトランジスタTr1,Tr2,Tr3,Tr4が同時にすべて
導通状態となることはない。例えば、MOSトランジスタT
r1,Tr4が導通状態の場合には、かならず他方のMOSトラ
ンジスタTr2,Tr3が非導通状態となっている。
であるMOSトランジスタTr1,Tr2,Tr3,Tr4が同時にすべて
導通状態となることはない。例えば、MOSトランジスタT
r1,Tr4が導通状態の場合には、かならず他方のMOSトラ
ンジスタTr2,Tr3が非導通状態となっている。
ここでは、MOSトランジスタTr1,Tr4が導通状態の場合
の動作について説明する。
の動作について説明する。
MOSトランジスタTr1のゲート電極114にMOSトランジス
タのしきい値以上の電圧が印加されると、Ｐ形ウェル10
4中のゲート電極114の下方に反転層（チャネル）が形成
される。
タのしきい値以上の電圧が印加されると、Ｐ形ウェル10
4中のゲート電極114の下方に反転層（チャネル）が形成
される。
同様に、MOSトランジスタTr4のゲート電極607にMOSト
ランジスタのしきい値以上の電圧が印加されると、Ｐ形
ウェル104中のゲート電極607の下方に反転層（チャネ
ル）が形成される。
ランジスタのしきい値以上の電圧が印加されると、Ｐ形
ウェル104中のゲート電極607の下方に反転層（チャネ
ル）が形成される。
すると、Ｎ形半導体領域102とN+形領域110との間が導
通し、第２図中に記号I1S,I2Sで示したように、MOSトラ
ンジスタTr1に電流が流れる。
通し、第２図中に記号I1S,I2Sで示したように、MOSトラ
ンジスタTr1に電流が流れる。
同様に、Ｎ形半導体領域602とN+形領域110との間が導
通し、第５図中に記号I1D,I2Dで示したようにMOSトラン
ジスタTr4にも電流が流れる。
通し、第５図中に記号I1D,I2Dで示したようにMOSトラン
ジスタTr4にも電流が流れる。
つまり、例えば第２図中に記号αＤで示した共通ドレ
イン201から、第２図中に記号β1S,β2S,β3Sで示した
同一のセル内に形成された３つのソース202（以下、こ
れを第１近接ソースと記す）へ電流I1Sが流れる。
イン201から、第２図中に記号β1S,β2S,β3Sで示した
同一のセル内に形成された３つのソース202（以下、こ
れを第１近接ソースと記す）へ電流I1Sが流れる。
さらに、第２図中に記号γ1S,γ2S,γ3Sで示した隣接
するセル内に形成された３つのソース202（以下、これ
を第２近接ソースと記す）の内、第２近接ソースγ1Sへ
電流I2Sが流れる。
するセル内に形成された３つのソース202（以下、これ
を第２近接ソースと記す）の内、第２近接ソースγ1Sへ
電流I2Sが流れる。
これは、第２近接ソースγ2S,γ3Sと共通ドレインα
Ｄを結ぶ直線上に、それぞれ第１近接ソースβ2S,β3S
が存在しているために、第２近接ソースγ2S,γ3Sへは
電流I2Dが流れない。
Ｄを結ぶ直線上に、それぞれ第１近接ソースβ2S,β3S
が存在しているために、第２近接ソースγ2S,γ3Sへは
電流I2Dが流れない。
同様に、たとえば、第５図中に記号αＳで示した共通
ソース701へ、第５図中に記号β1D,β2D,β3Dで示した
同一のセル内に形成された３つの第１近接ドレインから
電流I1Dが流れ込む。
ソース701へ、第５図中に記号β1D,β2D,β3Dで示した
同一のセル内に形成された３つの第１近接ドレインから
電流I1Dが流れ込む。
さらに、第５図中に記号γ1D,γ2D,γ3Dで示した隣接
するセル内に形成された第２近接ドレインからも電流I
2Dが流れ込む。
するセル内に形成された第２近接ドレインからも電流I
2Dが流れ込む。
上記のごとく、１つの単位セル中にドレインを共通と
する２個のMOSトランジスタTr1,Tr2を形成し、同様に１
つの単位セル中にソースを共通とする２個のMOSトラン
ジスタTr3,Tr4を形成した。
する２個のMOSトランジスタTr1,Tr2を形成し、同様に１
つの単位セル中にソースを共通とする２個のMOSトラン
ジスタTr3,Tr4を形成した。
このため、MOSトランジスタTr1,Tr2を別々の領域に構
成する従来のトランジスタに対して、単位面積当りのソ
ース領域の面積が半分となる。これに対して、単位面積
当りのドレイン領域の面積には変りがない。
成する従来のトランジスタに対して、単位面積当りのソ
ース領域の面積が半分となる。これに対して、単位面積
当りのドレイン領域の面積には変りがない。
したがって、従来のトランジスタと同一の面積でMOS
トランジスタTr1,Tr2を形成した場合、ドレインコンタ
クト抵抗を従来のトランジスタの半分にすることができ
る。
トランジスタTr1,Tr2を形成した場合、ドレインコンタ
クト抵抗を従来のトランジスタの半分にすることができ
る。
さらに、単位セル中のソース領域が半分になってお
り、第１近接ソースへ流れる電流I1Sが半分になってい
るが、第２近接ソースへも電流I2Sが流れる。このた
め、単位面積当りの電流容量も単純に半分とはならな
い。
り、第１近接ソースへ流れる電流I1Sが半分になってい
るが、第２近接ソースへも電流I2Sが流れる。このた
め、単位面積当りの電流容量も単純に半分とはならな
い。
したがって、従来のトランジスタと同一の面積でMOS
トランジスタTr1,Tr2を形成した場合、ドレインコンタ
クト抵抗を従来のトランジスタの半分にすることがで
き、電流容量を大きくすることができる。そして、電流
が流れることによって発熱する熱の発生密度も、従来の
トランジスタの約半分にすることができる。
トランジスタTr1,Tr2を形成した場合、ドレインコンタ
クト抵抗を従来のトランジスタの半分にすることがで
き、電流容量を大きくすることができる。そして、電流
が流れることによって発熱する熱の発生密度も、従来の
トランジスタの約半分にすることができる。
また、従来のトランジスタに対するMOSトランジスタT
r3,Tr4の効果も、MOSトランジスタTr1,Tr2が有する効果
と全く同様である。
r3,Tr4の効果も、MOSトランジスタTr1,Tr2が有する効果
と全く同様である。
さらに、熱を発生している部分が半導体基板全面に分
散するように形成されているために、熱的バランスがよ
くなる。また、バルク抵抗も従来のトランジスタよりも
低減することができる。
散するように形成されているために、熱的バランスがよ
くなる。また、バルク抵抗も従来のトランジスタよりも
低減することができる。
第７図に、第３実施例を示す。この第３実施例は、請
求項（１）および請求項（３）に係るドレインを共通と
した横型DMOSトランジスタである。
求項（１）および請求項（３）に係るドレインを共通と
した横型DMOSトランジスタである。
なお、この第３実施例の断面構造は、第１実施例と全
く同様であるが、第３実施例の単位セルにおけるソース
の配置が、第２図に示した第１実施例の単位セル中にお
けるソース配置が異なっている。
く同様であるが、第３実施例の単位セルにおけるソース
の配置が、第２図に示した第１実施例の単位セル中にお
けるソース配置が異なっている。
第７図（Ｂ）に示すように、第３の実施例の単位セル
の基本形状は、第２図に示した第１実施例と同様正六角
形である。
の基本形状は、第２図に示した第１実施例と同様正六角
形である。
六角形の中心点には、MOSトランジスタTr1およびMOS
トランジスタTr2の共通ドレイン201が形成されている。
トランジスタTr2の共通ドレイン201が形成されている。
そして、六角形の各頂点に、互に隣接するソースが異
なる電極に接続されているようにに、つまりMOSトラン
ジスタTr1のソース202とMOSトランジスタTr1のソース20
3とが、交互に配置されるように形成されている。
なる電極に接続されているようにに、つまりMOSトラン
ジスタTr1のソース202とMOSトランジスタTr1のソース20
3とが、交互に配置されるように形成されている。
なお、第２の実施例のソース電極128,130の配線は、
第６図に示したような配線となる。つまり、第６図中に
おいて、ドレイン電極611がソース電極128に相当し、ド
レイン電極612がソース電極130に相当する。よって、ド
レイン電極611とドレイン電極612が交互に配線されるス
トライプ状の配線となる。
第６図に示したような配線となる。つまり、第６図中に
おいて、ドレイン電極611がソース電極128に相当し、ド
レイン電極612がソース電極130に相当する。よって、ド
レイン電極611とドレイン電極612が交互に配線されるス
トライプ状の配線となる。
第７図に示したごとくセル配置を行うと、例えばMOS
トランジスタTr1のゲート電極114にしきい値以上の電圧
が印加された場合、第７図中に記号I1S,I2Sで示したよ
うに電流が流れる。
トランジスタTr1のゲート電極114にしきい値以上の電圧
が印加された場合、第７図中に記号I1S,I2Sで示したよ
うに電流が流れる。
つまり、例えば第７図中に記号αＤで示した共通ドレ
イン201から、第２図中に記号β1S,β2S,β3Sで示した
同一のセル内に形成された３つの第１近接ソースへ電流
I1Sが流れる。
イン201から、第２図中に記号β1S,β2S,β3Sで示した
同一のセル内に形成された３つの第１近接ソースへ電流
I1Sが流れる。
さらに、第７図中に記号γ1S,γ2S,γ3Sで示した隣接
するセル内に形成された第２近接ソースへ電流が流れ
る。
するセル内に形成された第２近接ソースへ電流が流れ
る。
したがって、第１実施例に比べて第３実施例は、第６
図に示したような細い配線となって配線抵抗が大きくな
るが、第２近接ソースへ流れる電流I2Sが３倍となり、
バルク抵抗が小さくなる。
図に示したような細い配線となって配線抵抗が大きくな
るが、第２近接ソースへ流れる電流I2Sが３倍となり、
バルク抵抗が小さくなる。
上記の第１および第２実施例では、ドレイン電極120
を第１電極層で形成し、ソース電極128,130を第２電極
層で形成するとして説明したが、逆にドレイン電極120
を第２電極層で形成し、ソース電極128,130を第１電極
層で形成するとしてもよい。この場合ドレイン電極120
をパターニングする必要がないため、素子領域上に電極
パッドを配置することができ、チップ面積を低減するこ
とが可能となる。
を第１電極層で形成し、ソース電極128,130を第２電極
層で形成するとして説明したが、逆にドレイン電極120
を第２電極層で形成し、ソース電極128,130を第１電極
層で形成するとしてもよい。この場合ドレイン電極120
をパターニングする必要がないため、素子領域上に電極
パッドを配置することができ、チップ面積を低減するこ
とが可能となる。
また、上記の第１および第２の実施例では、電極層を
２層構造としたが、電極層を３層構造としてもよい。こ
の場合、電極層を３層化することで製造プロセスが複雑
になる欠点がある。しかしながら、分割したソース電極
をストライプ状にする必要がなくなるために、電極の配
線抵抗の低減を図ることができる。
２層構造としたが、電極層を３層構造としてもよい。こ
の場合、電極層を３層化することで製造プロセスが複雑
になる欠点がある。しかしながら、分割したソース電極
をストライプ状にする必要がなくなるために、電極の配
線抵抗の低減を図ることができる。
なお、上記の説明では、単位セルの基本形状を六角形
としたが、特に六角形に限定されるものではなく、例え
ば三角形や四角形としてもよい。また、１つのセルに２
つのトランジスタを形成すると説明したが、３つ以上の
トランジスタを形成しても同様の効果を得ることができ
る。
としたが、特に六角形に限定されるものではなく、例え
ば三角形や四角形としてもよい。また、１つのセルに２
つのトランジスタを形成すると説明したが、３つ以上の
トランジスタを形成しても同様の効果を得ることができ
る。
以上、説明したように、請求項（１）に記載した構成
によれば、第１のトランジスタと第２のトランジスタで
ドレイン領域が共通となり、このドレイン領域と第１ソ
ース領域と第１ゲート電極から構成される第１トランジ
スタと、ドレイン領域と第２ソース領域と第２ゲート電
極とから構成される第２トランジスタが同時に導通する
ことがなく、従って第１のトランジスタと第２のトラン
ジスタの一方のトランジスタが導通状態のときにドレイ
ン領域は常に電流が導通すると共に、導通状態となるト
ランジスタが同一半導体基板上の一部に集中することが
なく、よって同一半導体基板上で均一に発熱が生じ、熱
的なバランスが良いと共に、共通のドレイン領域を有す
るために小型化できる。また請求項（２）に記載した構
成によれば、第１のトランジスタと第２のトランジスタ
でソース領域が共通となり、このソース領域と第１ドレ
イン電極によって接続されるドレインコンタクト領域お
よびドレイン領域と第１ゲート電極とから構成される第
１トランジスタと、ソース領域と第２ドレイン電極によ
って接続されるドレインコンタクト領域およびドレイン
領域と第２ゲート電極とから構成される第２トランジス
タとが同時に導通することがなく、従って第１のトラン
ジスタと第２のトランジスタの一方のトランジスタが導
通状態のときにソース領域は常に電流が導通すると共
に、導通状態となるトランジスタが同一半導体基板上の
一部に集中することがなく、よって同一半導体基板上で
均一に発熱が生じ、熱的なバランスが良いと共に、共通
のソース領域を有するために小型化できる。
によれば、第１のトランジスタと第２のトランジスタで
ドレイン領域が共通となり、このドレイン領域と第１ソ
ース領域と第１ゲート電極から構成される第１トランジ
スタと、ドレイン領域と第２ソース領域と第２ゲート電
極とから構成される第２トランジスタが同時に導通する
ことがなく、従って第１のトランジスタと第２のトラン
ジスタの一方のトランジスタが導通状態のときにドレイ
ン領域は常に電流が導通すると共に、導通状態となるト
ランジスタが同一半導体基板上の一部に集中することが
なく、よって同一半導体基板上で均一に発熱が生じ、熱
的なバランスが良いと共に、共通のドレイン領域を有す
るために小型化できる。また請求項（２）に記載した構
成によれば、第１のトランジスタと第２のトランジスタ
でソース領域が共通となり、このソース領域と第１ドレ
イン電極によって接続されるドレインコンタクト領域お
よびドレイン領域と第１ゲート電極とから構成される第
１トランジスタと、ソース領域と第２ドレイン電極によ
って接続されるドレインコンタクト領域およびドレイン
領域と第２ゲート電極とから構成される第２トランジス
タとが同時に導通することがなく、従って第１のトラン
ジスタと第２のトランジスタの一方のトランジスタが導
通状態のときにソース領域は常に電流が導通すると共
に、導通状態となるトランジスタが同一半導体基板上の
一部に集中することがなく、よって同一半導体基板上で
均一に発熱が生じ、熱的なバランスが良いと共に、共通
のソース領域を有するために小型化できる。
第１図〜第３図は、この発明の第１の実施例を示す図、 第４図〜第６図は、この発明の第２実施例を示す図、 第７図は、この発明の第３実施例を示す図、 第８図は、Ｈブリッジドライバの回路構成を示す図、 第９図〜第10図は、従来図である。 （100）;P形基板、（101,1101,1102）;N+形埋込み層、
（104,105）;P形ウェル領域、（102,602,1103,1104）;N
形半導体領域、（106,110,111）;N+形領域、（108,10
9）;P+形領域、（112）；ゲート絶縁膜、（114,116,60
6,607）；ゲート電極、（118,126）；層間絶縁膜、（12
0,611,612）；ドレイン電極、（128,130,610）；ソース
電極、（122,124,608,609）；第１電極層、（134）；保
護膜、（201）；共通ドレイン、（202,203）ソース、
（600）;P+形埋込み層、（800）;N形基板、（1100）;P
形領域、（1202〜1206）；電極パッド、（Tr1〜Tr4）;M
OSトランジスタ。
（104,105）;P形ウェル領域、（102,602,1103,1104）;N
形半導体領域、（106,110,111）;N+形領域、（108,10
9）;P+形領域、（112）；ゲート絶縁膜、（114,116,60
6,607）；ゲート電極、（118,126）；層間絶縁膜、（12
0,611,612）；ドレイン電極、（128,130,610）；ソース
電極、（122,124,608,609）；第１電極層、（134）；保
護膜、（201）；共通ドレイン、（202,203）ソース、
（600）;P+形埋込み層、（800）;N形基板、（1100）;P
形領域、（1202〜1206）；電極パッド、（Tr1〜Tr4）;M
OSトランジスタ。
Claims (2)
- 【請求項１】ドレイン領域を中心とした単位セルが複数
個連続的に配置されたトランジスタであって、 前記単位セルは、 半導体基板表面に形成された第１導電形のドレイン領域
と、 このドレイン領域表面であって、中心部分に形成された
第１導電形のドレインコンタクト領域と、 前記ドレイン領域表面に、前記ドレインコンタクト領域
から夫々が等距離に配置されて形成される複数の第２導
電形のウェル領域と、 この複数のウェル領域の表面であって、前記ウェル領域
の個々に形成される複数の第１導電形のソース領域と、 この複数のソース領域を選択的に接続する第１のソース
電極と、 この第１のソース電極によって非接続の前記ソース領域
を接続する第２のソース電極と、 前記ドレインコンタクト領域上に接続されるドレイン電
極と、 前記第１のソース電極によって接続されたソース領域を
表面に有する前記ウェル領域上に形成された第１のゲー
ト電極と、 前記第２のソース電極によって接続されたソース領域を
表面に有する前記ウェル領域上に形成された第２のゲー
ト電極と、 を備え、 前記ドレイン領域およびドレインコンタクト領域と、前
記第１のソース電極によって接続されたソース領域と、
前記第１のゲート電極とによって構成された第１のトラ
ンジスタと、 前記ドレイン領域およびドレインコンタクト領域と、前
記第２のソース電極によって接続されたソース領域と、
前記第２のゲート電極とによって構成された第２のトラ
ンジスタと、 を構成し、 前記第１のトランジスタが導通状態のときは前記第２の
トランジスタは非導通状態とするように第１のゲート電
極には電圧を印加し第２のゲート電極には電圧を印加せ
ず、前記第１のトランジスタが非導通状態のときは前記
第２のトランジスタは導通状態とするように第１のゲー
ト電極には電圧を印加せず第２のゲート電極には電圧を
印加することを特徴とするトランジスタ。 - 【請求項２】ドレイン領域を中心とした単位セルが複数
個連続的に配置されたトランジスタであって、 前記単位セルは、 半導体基板表面に形成された第１導電形のウェル領域
と、 このウエル領域表面に形成された第２導電形のソース領
域と、 前記半導体基板表面に選択的に、前記ソース領域から夫
々が等距離に配置されて形成される複数の第２導電形の
ドレイン領域と、 このドレイン領域表面であって、前記ドレイン領域の個
々の中心部分に形成された第２導電形のドレインコンタ
クト領域と、 この複数のドレインコンタクト領域を選択的に接続する
第１のドレイン電極と、 この第１のドレイン電極によって非接続の前記ドレイン
コンタクト領域を接続する第２のドレイン電極と、 前記ソース領域に接続されるソース電極と、 前記ウェル領域上であって、前記第１のドレイン電極側
に形成された第１のゲート電極と、 前記ウェル領域上であって、前記第２のドレイン電極側
に形成された第２のゲート電極と、 を備え、 前記第１のドレイン電極によって接続されるドレインコ
ンタクト領域およびドレイン領域と、 前記ソース電極によって接続されたソース領域と、前記
第１のゲート電極とによって構成された第１のトランジ
スタと、 前記第２のドレイン電極によって接続されるドレインコ
ンタクト領域およびドレイン領域と、前記ソース電極に
よって接続されたソース領域と、前記第２のゲート電極
とによって構成された第２のトランジスタと、 を構成し、 前記第１のトランジスタが導通状態のときは前記第２の
トランジスタは非導通状態とするように第１のゲート電
極には電圧を印加し第２のゲート電極には電圧を印加せ
ず、前記第１のトランジスタが非導通状態のときは前記
第２のトランジスタは導通状態とするように第１のゲー
ト電極には電圧を印加せず第２のゲート電極には電圧を
印加することを特徴とするトランジスタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333179A JP3057757B2 (ja) | 1990-11-29 | 1990-11-29 | トランジスタ |
| US08/181,890 US5406104A (en) | 1990-11-29 | 1994-01-14 | MOSFET circuit with separate and common electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333179A JP3057757B2 (ja) | 1990-11-29 | 1990-11-29 | トランジスタ |
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| Publication Number | Publication Date |
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| JPH04199748A JPH04199748A (ja) | 1992-07-20 |
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Family
ID=18263188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US5539246A (en) * | 1995-03-01 | 1996-07-23 | Lsi Logic Corporation | Microelectronic integrated circuit including hexagonal semiconductor "gate " device |
| US5656850A (en) * | 1995-03-01 | 1997-08-12 | Lsi Logic Corporation | Microelectronic integrated circuit including hexagonal semiconductor "and"g |
| US5650653A (en) * | 1995-05-10 | 1997-07-22 | Lsi Logic Corporation | Microelectronic integrated circuit including triangular CMOS "nand" gate device |
| US5838050A (en) * | 1996-06-19 | 1998-11-17 | Winbond Electronics Corp. | Hexagon CMOS device |
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| KR100301071B1 (ko) * | 1998-10-26 | 2001-11-22 | 김덕중 | 디모스(dmos)트랜지스터및그제조방법 |
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| JP5438947B2 (ja) * | 2007-11-27 | 2014-03-12 | 株式会社東芝 | 半導体装置 |
| EP2380415B1 (en) * | 2008-12-26 | 2019-07-31 | QUALCOMM Incorporated | Chip packages with power management integrated circuits and related techniques |
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| KR20140074673A (ko) * | 2012-12-10 | 2014-06-18 | 삼성전자주식회사 | 반도체 소자 |
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| JP6339404B2 (ja) * | 2014-04-10 | 2018-06-06 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法及び半導体装置 |
| EP3149771B1 (en) | 2014-05-25 | 2018-11-28 | Ramot at Tel-Aviv University Ltd. | Multiple state electrostatically formed nanowire transistors |
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| JPS59191370A (ja) * | 1983-04-14 | 1984-10-30 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体装置 |
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1994
- 1994-01-14 US US08/181,890 patent/US5406104A/en not_active Expired - Fee Related
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| US5406104A (en) | 1995-04-11 |
| JPH04199748A (ja) | 1992-07-20 |
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