KR0161425B1 - 반도체 장치의 배선 형성 방법 - Google Patents
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Abstract
반도체 장치의 배선 형성 방법이 게시 되어 있다. 소오스 영역, 드레인 영역 및 게이트 전극을 구비한 트랜지스터들과 비트라인, 층간 절연막, 스토리지 전극 및 유전체막이 형성되어 있는 반도체 기판 전면에 제1도전 물질을 형성하는 단계; 상기 제1도전 물질을 패터닝하는 단계; 상기 결과물상에 평탄화층, 제1 절연 물질 및 레지스트를 차례로 적층하는 단계; 상기 트랜지스터의 소오스/드레인 및 게이트 영역의 일부분을 노출시키기 위하여 상기 레지스트를 패터닝하는 단계; 상기 레지스트를 마스크로 상기 제1 절연 물질 및 상기 평탄화 물질을 등방성식각 하는 단계; 상기 평탄화 물질의 잔여 두께, 상기 제1도전 물질 및 상기 층간 절연막을 이방성 식각하여 콘택홀을 형성하는 단계; 상기 결과물에 제2도전 물질을 증착하는 단계; 및 상기 제2도전 물질을 에치 백하여 상기 콘택홀내에만 제2도전물질은 남기는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법을 제공한다. 본 발명에 의하면 플레이트 전극형성 도전막을 주변회로부 영역에서 배선연결 역할을 하는 제1도전 물질로 사용함에 따라 제1도전물질을 패터닝하는 공정 스텝을 줄일 수 있기 때문에 TAT감소 및 제1 절연 물질 두께 만큼의 수직적 증가를 억제시켜 어스펙트 비를 개선시킴으로써 공정을 용이하게 할 수 있다.
Description
제1a도 내지 제5b도는 종래기술에 의한 배선 형성 방법을 공정 순서대로 나타낸 단면도이다.
제6a도 내지 제10b도는 본 발명의 제1 실시예에 따른 배선 형성 방법을 공정 순서대로 나타낸 단면도이다.
제11a도 내지 제14b도는 본 발명의 제2 실시예에 따른 배선 형성 방법을 공정 순서대로 나타낸 단면도이다.
제15a도 내지 제19b도는 본 발명의 제3 실시예에 따른 배선 형성 방법을 공정 순서대로 나타낸 단면도이다.
본 발명은 반도체 장치의 배선 형성방법에 관한 것으로, 특히 셀 커패시터의 플레이트 전극으로 사용되는 도전층이 동시에 주변회로부의 배선연결층으로 사용될 수 있는 금속배선 형성방법에 관한 것이다.
반도체 장치의 금속배선 방법은 반도체 장치의 동작 속도, 수율 및 신뢰성을 결정하는 요인이 되기 때문에 반도체 제조공정중 중요한 위치를 점유하고 있다.
일반적으로, 반도체 메모리 장치, 특히 DRAM(Dynamic Random Acces Memory)에 있어서, 고집적화는 디자인률(Design Rule)의 감소를 절실히 요구하게 되었고, 이는 곧 수평적 팽창을 억제하게 되어 수평방향으로의 길이에 대한 수직방향으로의 높이비를 나타내는 어스펙트 비(Aspect Ratio)를 증가시켜 후속 공정에서의 공정상 어려움을 유발시키고 있다. 또한, 공정 형성층(layer)의 수가 증가함에 따라 제품 출하기간(Turn Around Time:이하 TFT라 칭함)을 길게 하는 단점을 낳고 있다.
제1a도 및 제1b도는 종래기술에 의한 제조방법을 셀 어레이부와 주변회로부의 수직 단면도를 통해 나타내었다. 여기서, 각도면의 A계열은 셀 어레이부를, B계열은 주변회로부를 도시한다. 구체적으로, 반도체기판(1)의 활성 영역에 드레인/소오스 영역(2) 및 게이트 전극(3)을 구비한 트랜지스터들과 비트라인(4)이 구성되고, 층간 절연막상의 스토리지 전극(5)을 패터닝한 후, 유전체막(6) 및 플레이트 전극(7)을 패터닝하여 셀 커패시터를 형성한다.
제2a도 및 제2b도는 평탄화막과 포토 레시스트를 형성한 단계를 나타낸다. 구체적으로, 제1a도 및 제1b도에서의 제조 공정에 의해 발생한 단차를 평탄화시킬 목적으로 평탄화층(8), 예로 O3-TEOS(Tetra Ethoxy Silane)를 3000~7000Å 두께로 증착하고 제1 절연 물질, 예로 PE-TEOS(9)를 1000-3000Å 두께로 증착한 후, 콘택 형성을 위하여 포토레지스터(10)를 형성하여 패터닝한다. 이때 셀 어레이부에는 콘택이 형성되지 않는다.
제3a도 및 제3b도는 주변회로부의 소오스/드레인 영역에 콘택홀을 형성한 단계를 나타낸다. 구체적으로, 상기 제1절연 물질(9) 및 평탄화층(8)을 1000~4000Å 등방성 식각한 후 나머지 평탄화층 및 층간 절연막(ILD)을 이방성 식각하여 드레인/소오스 영역(2)까지 콘택홀(11)을 형성 시킨다.
제4a도 및 제4b도는 배선 연결 라인을 형성한 단계를 나타낸다. 구체적으로, 상기와 같은 결과물 전면에 제1도전 물질(12), 예로 텅스텐(tungsten)을 2000~5000Å 증착하여 포토레지스터에 의하여 패터닝함으로써 배선 연결 라인(interconnect line)을 형성 시킨다.
제5a도 및 제5b도는 셀 어레이부를 나타낸 제1a도 내지 제4a도의 공정 단계와 주변회로부를 나타낸 제1b도 내지 제4b도의 공정단계의 마스크 패턴을 각각 나타낸다. 구체적으로, 반도체 기판의 활성영역 마스크(1)상에 게이트 전극 마스크(3), 비트라인 마스크(4), 스토리지 전극 마스크(5), 플레이트 전극 마스크(7), 콘택홀 마스크(11), 배선 라인 마스크(12)등을 나타낸다. 상기의 마스크 패턴으로 셀 어레이부에서는 제1a도 내지 제4a도의 공정과 주변회로부에서는 제1b도 내지 제4b도의 공정을 진행할 수 있다.
상기와 같은 종래 구조의 제조 공정에 있어서, 점차로 고집적화 됨에 따라 어스펙트 비(Aspect Ratio)의 급격한 증가와 디자인 룰(Design Rule)의 감소로 메탈 콘택 및 후속 금속 배선층(Metal layer)의 패턴닝 공정에서 콘택 불량 및 사진 공정시 난반사에 의한 금속 배선층(Metal layer)의 끊어짐등 많은 문제점들을 발생시키고 있다.
따라서, 본 발명은 상기 문제점을 해결하여 동일한 도전층으로 셀의 플레이트 전극 뿐만 아니라 주변회로부의 금속배선을 형성하여 공정스텝을 줄일 수 있는 금속배선 형성방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 일 태양에 따른 반도체 장치의 배선 형성 방법은,
반도체 기판상에 소오스 영역, 드레인 영역 및 게이트 전극을 구비한 트랜지스터들과 비트라인, 층간 절연막, 스토리지 전극 및 유전체막을 차례로 형성하는 단계;
상기 반도체 기판 전면에 제1도전 물질을 형성하는 단계;
상기 제1도전 물질을 패터닝하는 단계;
상기 결과물상에 평탄화층, 제1 절연 물질 및 레시스트를 차례로 적층하는 단계;
상기 트랜지스터의 소오스/드레인 및 게이트 영역의 일부분을 노출시키기 위하여 상기 레지스트를 패터닝하는 단계;
상기 레지스트를 마스크로 상기 제1 절연 물질 및 상기 평탄화 물질을 등방성식각하는 단계;
상기 평탄화 물질의 잔여 두께, 상기 제1도전 물질 및 상기 층간 절연막을 이방성 식각하여 콘택홀을 형성하는 단계;
상기 레지스트를 제거하는 단계;
상기 결과물에 제2도전 물질을 증착하는 단계; 및
상기 제2도전 물질을 에치백하여 상기 콘택홀내에만 제2도전물질을 남기는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법을 제공한다.
따라서, 본 발명의 일 태양에 의하면 동일한 도전층으로 셀의 플레이트 전극 뿐만 아니라 주변회로부의 금속배선을 형성하여 공정스텝을 줄일 수 있는 반도체 장치의 금속배선 형성방법을 얻을 수 있다.
또한, 본 발명의 다른 태양에 따른 반도체 장치의 배선 형성 방법은,
반도체 기판상에 소오스 영역, 드레인 영역 및 게이트 전극을 구비한 트랜지스터들과 비트라인, 층간 절연막, 스토리지 전극 및 유전체막을 차례로 형성하는 단계;
상기 반도체 기판 전면에 제1도전 물질을 형성하는 단계;
상기 제1도전 물질상에 레지스트를 형성하는 단계;
상기 트랜지스터의 소오스/드레인 영역 및 게이트 전극의 일부분을 노출시키기 위하여 상기 레지스트를 패터닝하는 단계;
상기 레지스트를 마스크로 상기 제1도전 물질을 등방성 식각하는 단계;
상기 제1도전 물질 하부에 존재하는 상기 층간 절연막들을 이방성 식각하여 콘택홀을 형성하는 단계;
상기 레지스트를 제거하는 단계;
상기 결과물에 제2도전 물질을 증착하는 단계; 및
상기 제2도전 물질을 레지스트를 이용하여 패터닝하고 이때 상기 제1도전 물질도 함께 패터닝하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법을 제공한다.
따라서, 본 발명의 다른 태양에 의하면 동일한 도전층으로 셀의 플레이트 전극 뿐만 아니라 주변회로부의 금속배선을 형성하여 공정스텝을 줄일 수 있는 반도체 장치의 금속배선 형성방법을 얻을 뿐만 아니라, 제1도전 물질 두께 만큼의 수직적 증가를 억제시킨 구조로 인해 어스펙트 비(Aspect Ratio)를 개선시킴으로써 공정을 용이하게할 수 있는 잇점도 얻게 된다.
또한, 본 발명의 또 다른 태양에 따른 반도체 장치의 금속 배선 형성 방법은,
반도체 기판상에 소오스 영역, 드레인 영역 및 게이트 전극을 구비한 트랜지스터들과 비트라인, 층간 절연막, 스토리지 전극 및 유전체막을 차례로 형성하는 단계;
상기 반도체 기판 전면에 제1도전 물질을 형성하는 단계;
상기 제1도전 물질상에 패터닝하는 단계;
상기 결과물상에 평탄화층, 제1 절연 물질 및 레지스트를 차례로 적층하는 단계;
상기 트랜지스터의 소오스/드레인 영역, 게이트 전극 및 패터닝된 상기 제1도전물질의 일부분을 노출시키기 위하여 상기 레지스트를 패터닝하는 단계;
상기 레지스트를 마스크로 제1 절연 물질 및 평탄화 물질을 등방성 식각하는 단계;
상기 평탄화 물질의 잔여 두께 및 상기 층간 절연막을 이방성 식각하여 상기 패터닝된 제1도전 물질 상부와 상기 트랜지스터의 소오스/드레인 영역 및 게이트 전극에 콘택홀을 형성하는 단계;
상기 레지스트를 제거하는 단계;
상기 결과물에 제2도전 물질을 증착하여 상기 콘택홀을 채우는 단계;
상기 제2도전 물질을 레지스트를 이용하여 패터닝하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법을 제공한다.
따라서, 본 발명의 또 다른 태양에 의하면 동일한 도전층으로 셀의 플레이트 전극 뿐만 아니라 주변회로부의 금속배선을 형성하여 공정마진을 확보할 수 있는 반도체 장치의 금속배선 형성방법을 얻을 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명을 상세히 설명한다.
제6a도 내지 제10b도는 본 발명의 제1 실시예에 따른 배선 형성 방법을 공정 순서대로 나타낸다.
제6a도 및 제6b도는 본 발명에 의한 제조 방법을 셀 어레이부와 주변회로부의 수직 단면도를 통해 나타내었다. 구체적으로, 반도체 기판(1)의 활성영역에 드레인/소오스 영역(2) 및 게이트 전극(3)을 구비한 트랜지스터들과 비트라인(4), 층간 절연막(IDL) 및 스토리지 전극(5)을 구비하고, 유전체막(6)과 제1도전 물질(7A)을 형성시켰다. 이때 셀 어레이에 증착되는 제1도전 물질(7A)은 셀 커패시턴스의 플레이트 전극 역활을 하게 되고 주변회로부영역에 패터닝되는 제1도전물질(7A)은 배선 연결층(interconnect layer)으로 작용하게 된다.
본 실시예에서 상기한 스토리지 전극(5)으로는 도핑된 폴리실리콘을 3000~7000Å 두께로 사용하였고, 상기 층간 절연막(IDL)으로는 N2분위기에서 어닐(anneal)하는 방법으로 BPSG막을 형성 하였고, 유전체막(6)으로는 Ta2O5를 50~150Å 두께로 사용하였다. 플레이트 전극인 제1도전 물질(7A)로는 원소 주기율상 5가 이온을 폴리 실리콘 전면에 주입하여 인시투(insitu) 도핑된 폴리 실리콘을 2000~5000Å 두께로 사용하였다. 상기 유전체막으로는 NO(Nitride/Oxide)를 대신 사용할 수도 있고, 상기 층간 절연막으로 HTO 막 또는 USG막을 대신 사용할 수 있다. 또한, 제1도전 물질로는 상기 폴리 실리콘 대신 텅스텐을 사용할 수도 있다.
제7a도 및 제7b도는 평탄화막, 제1 절연 물질 및 포토 레지스트를 형성한 단계를 나타낸다. 구체적으로, 제6a도 및 제6b도와 관련하여 설명한 제조 공정에 의해 그 표면에 단차가 발생하므로 반도체 기판의 표면을 평탄화시킬 목적으로 평탄화층(8), 예로 O3-TEOS(Tetra Ethoxy Silane)를 3000~6000Å 증착하고, 이어서 제1 절연물질(9), 예로 PE-TEOS를 1000-3000Å 증착한 후, 콘택형성을 위하여 포토레지스터(10)를 패터닝했다. 상기 평탄화층은 N2분위기에서 800~900℃로 어닐(anneal)하는 방법으로 BPSG막으로 형성하기도한다. 또한, 제1절연물질은 PE-TEOS 대신에 산화막(oxide)를 사용하기도 한다.
제8a도 및 제8b도는 주변회로부의 소오스/드레인 영역에 콘택홀을 형성한 단계를 나타낸다. 구체적으로, 상기 제1절연 물질(9) 및 평탄화층(8)을 1000~4000Å 등방성 식각한 후, 나머지 평탄화층(8) 및 제1도전물질(7)을 이방성 식각하여 드레인/소오스 영역(2)까지 콘택(11)을 형성 시킨다. 만일, 게이트 전극을 배선 연결 할 때는 게이트 전극 상부에 콘택홀을 형성한다. 이와같이 콘택홀을 형성함으로써, 제2도전물질이 상기 크랜지스터의 N소오스/드레인 영역, 게이트 전극 및 제1도전 물질의 측벽중 어느하나와 서로 접촉되게 된다.
제9a도 및 제9b도는 배선 연결 라인을 형성한 단계를 나타낸다. 구체적으로, 상기와 같은 결과물 전면에 제2도전 물질(12), 예로 텅스텐을 2000~8000Å 두께로 증착하여 이를 에치백 함으로써 콘택(11)내에만 상기 제2도전 물질(12)로 채웠다. 상기 제2도전 물질은 알루미늄 금속으로 형성 할 수도 있다.
제10a도 및 제10b도는 셀어레이부를 나타낸 제6a도 내지 제9a도의 공정 단계와 주변회로부를 나타낸 제6b도 내지 제9b도의 공정단계의 마스크 패턴을 각각 나타낸다. 구체적으로, 반도체 기판의 활성영역 마스크(1)상에 게이트 전극 마스크(3), 비트라인 마스크(4), 스토리지 전극 마스크(5), 플레이트 전극 마스크(7), 콘택홀 마스크(11), 배선 라인 마스크(12)등을 나타낸다. 상기의 마스크 패턴으로 셀어레이부에서는 제6a도 내지 제9a도의 공정과 주변회로부에서는 제6b도 내지 제9b도의 공정을 진행할 수 있다.
따라서, 본 실시예는 동일한 도전층으로 셀의 플레이트 전극 뿐만 아니라 주변회로부의 금속배선을 형성하여 공정스텝을 줄일 수 있는 금속배선 형성방법을 제공한다.
제11a도 내지 제14b도는 본 발명의 제2실시예에 따른 배선 형성 방법을 공정 순서대로 나타낸다.
제11a도 및 제11b도는 본 발명에 의한 제조 방법을 셀어레이부와 주변회로부의 수직 단면도를 통해 나타내었다. 구체적으로, 반도체 기판(1)의 활성영역에 드레인/소오스 영역(2) 및 게이트 전극(3)을 구비한 트랜지스터들과, 비트라인(4), 층간 절연막(IDL) 및 스토리지 전극(5)을 패터닝한 후, 셀어레이부에 유전체막(6)을 형성한 후 제1도전물질(7)을 전면 증착했다.
본 실시예에서 상기한 스토리지 전극(5)으로는 도핑된 폴리실리콘을 3000~7000Å 두께로 사용하였고, 상기 층간 절연막(IDL)으로는 N2분위기에서 어닐(anneal)하는 방법으로 BPSG막을 형성 하였고, 유전체막(6)으로는 Ta2O5를 50~150Å 두께로 사용하였다. 플레이트 전극인 제1도전 물질(7)로는 원소 주기율상 5가 이온을 폴리 실리콘 전면에 주입하여 인시투(insitu) 도핑된 폴리 실리콘을 2000~5000Å 두께로 사용하였다. 상기 유전체막으로는 NO(Nitride/Oxide)로 대신 사용할 수도 있고, 상기 층간 절연막으로 HTO막 또는 USG막으로 대신 사용할 수 있다. 또한, 제1도전 물질로는 상기 폴리 실리콘 대신 텅스텐을 사용할 수도 있다.
제12a도 및 제12b도는 상기 제1도전 물질과 층간 절연막을 식각하여 콘택홀을 형성한 단계를 나타낸다. 구체적으로, 콘택형성을 위하여 포토 레지스트(10)를 패터닝하여, 상기 제1도전 물질(7)을 등방성 식각하여 패터닝된 제1도전물질(7A)을 형성 후 층간 절연막(IDL)를 이방성 식각하여 드레인/소오스 영역(2)까지 콘택홀(11)을 형성시켰다. 만일, 게이트 전극을 배선 연결할 때는 게이트 전극 상부에 콘택홀을 형성한다.
제13a도 및 제13b도는 배선 연결 라인을 형성한 단계를 나타낸다. 구체적으로, 상기와 같은 결과물 전면에 제2도전 물질(12), 예로 텅스텐을 2000~8000Å 두께로 증착하여 포토 레지스터를 이용하여 패터닝한다. 이때, 패터닝된 제1도전 물질(7A)도 동시에 에칭되어 진다. 상기 제2도전 물질은 알루미늄 금속으로 형성 할 수도 있다.
상기와 같은 공정에 의하여 셀어레이에는 플레이트 전극으로 형성되어지고, 주변회로부 영역에는 배선 연결 라인(interconnect line)으로 동시에 패터닝되게 된다.
제14a도 및 제14b도는 셀 어레이부를 나타낸 제11a도 내지 제13a도의 공정 단계와 주변회로부를 나타낸 제11b도 내지 제13b도의 공정단계의 마스크 패턴을 각각 나타낸다. 구체적으로, 반도체 기판의 활성영역 마스크(1)상에 게이트 전극 마스크(3), 비트라인 마스크(4), 스토리지 전극 마스크(5), 플레이트 전극 마스크(7), 콘택홀 마스크(11), 배선 라인 마스크(12)등을 나타낸다. 상기의 마스크 패턴으로 셀 어레이부에서는 제11a도 내지 제13a도의 공정과 주변회로부에서는 제11b도 내지 제13b도의 공정을 진행할 수 있다.
따라서, 본 실시예에 의한 금속배선 방법은 동일한 도전층으로 셀의 플레이트 전극 뿐만 아니라 주변회로부의 금속배선을 형성하여 공정스텝을 줄일 수 있다. 또한, 본 실시예는 제1절연 물질 두께 만큼의 수직적 증가를 억제시킨 구조로 인해 어스펙트 비(Aspect Ratio)를 개선시킴으로써 공정을 용이하게 할 수 있는 잇점도 얻게 된다.
제15a도 내지 제19b도는 본 발명의 제3실시예에 따른 배선 형성 방법을 공정 순서대로 나타낸다.
제15a도 및 제15b도는 본 발명에 의한 제조 방법을 셀 어레이부와 주변회로부의 수직 단면도를 통해 나타내었다. 구체적으로, 반도체 기판(1)의 활성영역에 드레인/소오스 영역(2) 및 게이트 전극(3)을 구비한 트랜지스터들과, 비트라인(4), 층간 절연막(IDL) 및 스토리지 전극(5)을 구비하고, 유전체막(6)과 패터닝된 제1도전 물질(7A)을 형성시켰다. 이때 셀 어레이부에 증착되는 패터닝된 제1도전 물질(7A)은 셀 커패시턴스의 플레이트 전극 역할을 하게 되고 주변 회로부 영역에 패터닝된 제1도전물질(7A)은 배선 연결층(interconnect layer)으로 작용하게 된다.
본 실시예에서 상기한 스토리지 전극(5)으로는 도핑된 폴리실리콘을 3000~7000Å 두께로 사용하였고, 상기 층간 절연막(IDL)으로는 N2분위기에서 어닐(anneal)하는 방법으로 BPSG막을 형성 하였고, 유전체막(6)으로는 Ta2O5를 50~150Å 두께로 사용하였다. 플레이트 전극인 패터닝된 제1도전 물질(7A)로는 원소 주기율상 5가 이온을 폴리 실리콘 전면에 주입하여 인시투(insitu) 도핑된 폴리 실리콘을 2000~5000Å 두께로 사용하였다. 상기 유전체막으로는 NO(Nitride/Oxide)로 대신 사용할 수도 있고, 상기 층간 절연막으로 HTO 막 또는 USG막으로 대신 사용할 수 있다. 또한, 제1도전 물질로는 상기 폴리 실리콘 대신 텅스텐을 사용할 수도 있다.
제16a도 및 제16b도는 평탄화막, 제1 절연 물질 및 포토레지스트를 형성한 단계를 나타낸다. 구체적으로, 제15a도 및 제15b도와 관련하여 설명한 제조 공정에 의해 그 표면에 단차가 발생하므로 반도체 기판의 표면을 평탄화시킬 목적으로 평탄화층(8), 예로 O3-TEOS(Tetra Ethoxy Silane)를 3000~6000Å 증착하고, 이어서 제1 절연물질(9), 예로 PE-TEOS를 1000-3000Å 증착한 후, 콘택형성을 위하여 포토레지스터(10)를 패터닝했다. 상기 평탄화층은 N2분위기에서 800~900℃로 어닐(anneal)하는 방법으로 BPSG막으로 형성하기도 한다. 또한, 제1절연물질은 PE-TEOS 대신에 산화막(oxide)를 사용하기도 한다.
제17a도 및 제17b도는 주변회로부의 소오스/드레인 영역과 상기 패터닝된 제1도전 물질상에 콘택홀을 형성한 단계를 나타낸다. 구체적으로, 상기 제1절연 물질(9) 및 평탄화층(8)을 1000~4000Å 등방성 식각한 후, 나머지 평탄화층 및 층간 절연막(IDL)을 이방성 식각하여 드레인/소오스 영역(2)과 주변회로부 영역에 패터닝된 제1도전 물질(7A)까지 콘택홀들(11A, 11B)을 형성 시킨다. 만일, 게이트 전극을 배선 연결 할 때는 게이트 전극 상부에 콘택홀을 형성한다.
제18a도 및 제18b도는 배선 연결 라인을 형성한 단계를 나타낸다. 구체적으로, 상기와 같은 결과물 전면에 제2도전 물질(12), 예로 텅스텐을 2000~8000Å 두께로 증착하여 포토레지스트를 이용하여 패터닝한다. 상기 제2도전 물질은 알루미늄 금속으로 형성 할 수도 있다.
제19a도 및 제19b도는 셀 어레이부를 나타낸 제15a도 내지 제18a도의 공정 단계와 주변회로부를 나타낸 제15b도 내지 제18b도의 공정단계의 마스크 패턴을 각각 나타낸다. 구체적으로, 반도체 기판의 활성영역 마스크(1)상에 게이트 전극 마스크(3), 비트라인 마스크(4), 스토리지 전극 마스크(5), 플레이트 전극 마스크(7), 콘택홀 마스크(11), 배선 라인 마스크(12)등을 나타낸다. 상기의 마스크 패턴으로 셀어레이부에서는 제15a도 내지 제18a도의 공정과 주변회로부에서는 제15b도 내지 제18b도의 공정을 진행할 수 있다.
상기 제3실시예의 경우, 배선 연결 라인(interconnect line)의 일부를 플레이트 전극이 그역할을 대신 함으로써 제2도전 물질, 즉 제1 메탈(Metal-1)의 공정 마진을 확보 할 수 있는 장점을 갖고 있다.
따라서, 본 발명은 플레이트 전극형성 도전막을 셀 커패시터의 플레이트 전극 역할뿐만 아니라 주변회로부 영역에서 배선연결 역할을 하는 제1도전 물질로 사용함에 따라 제1도전물질을 패터닝하는 공정 스텝을 줄일 수 있기 때문에 TAT감소 시킨다. 또한 본 발명의 어느 한 태양에 의하면 제1 절연 물질 두께 만큼의 수직적 증가를 억제시킨 구조로 인해 어스펙트 비(Aspect Ratio)를 개선시킴으로써 공정을 용이하게할 수 있는 잇점도 얻게 된다.
Claims (23)
- 반도체 장치의 배선 형성 방법에 있어서, 반도체 기판상에 소오스 영역, 드레인 영역 및 게이트 전극을 구비한 트랜지스터들과 비트라인, 층간 절연막, 스토리지 전극 및 유전체막을 차례로 형성하는 단계; 상기 반도체 기판 전면에 제1도전 물질을 형성하는 단계; 상기 제1도전 물질을 패터닝하는 단계; 상기 결과물상에 평탄화층, 제1 절연 물질 및 레시스트를 차례로 적층하는 단계; 상기 트랜지스터의 소오스/드레인 및 게이트 영역의 일부분을 노출시키기 위하여 상기 레지스트를 패터닝하는 단계; 상기 레지스트를 마스크로 상기 제1 절연 물질 및 상기 평탄화 물질을 등방성식각하는 단계; 상기 평탄화 물질의 잔여 두께, 상기 제1도전 물질 및 상기 층간 절연막을 이방성 식각하여 콘택홀을 형성하는 단계; 상기 레지스트를 제거하는 단계; 상기 결과물에 제2도전 물질을 증착하는 단계; 및 상기 제2도전 물질을 에치백하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제1항에 있어서, 상기 제1도전물질은 폴리 실리콘, 인시투(in-situ) 도핑된 폴리 실리콘 및 메탈중 어느 하나로 형성되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제2항에 있어서, 상기 폴리 실리콘, 상기 인사투(in-situ) 도핑된 폴리 실리콘 및 상기 메탈은 2000~5000Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제2항에 있어서, 상기 인시투 도핑된 폴리 실리콘은 원소 주기율상 5가 이온을 폴리 실리콘 전면에 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제1항에 있어서, 상기 제1도전 물질 패터닝시, 셀어레이부 영역에는 셀 커패시터의 플레이트 전극으로 형성되고, 주변회로부 영역에는 배선 연결(inter-connect)라인으로 패터닝되는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제5항에 있어서, 셀 어레이부 영역과 주변회로부 영역의 제1도전물질 패턴이 동일한 공정 단계에서 형성 되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제1항에 있어서, 상기 제2도전 물질은 상기 트랜지스터의 소오스/드레인 영역, 게이트 전극 및 제1도전 물질의 측벽중 어느하나와 서로 접촉되도록 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제1항에 있어서, 상기 제2도전 물질은 에치백 하여 상기 콘택홀내에만 제2도전물질을 남기도록 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 반도체 장치의 배선 형성 방법에 있어서, 반도체 기판상에 소오스 영역, 드레인 영역 및 게이트 전극을 구비한 트랜지스터들과 비트라인, 층간 절연막, 스토리지 전극 및 유전체막을 차례로 형성하는 단계; 상기 반도체 기판 전면에 제1도전 물질을 형성하는 단계; 상기 제1도전 물질상에 레지스트를 형성하는 단계; 상기 트랜지스터의 소오스/드레인 영역 및 게이트 전극의 일부분을 노출시키기 위하여 상기 레지스트를 패터닝하는 단계; 상기 레지스트를 마스크로 상기 제1도전 물질을 등방성 식각하는 단계; 상기 제1도전 물질 하부에 존재하는 상기 층간 절연막들을 이방성 식각하여 콘택홀을 형성하는 단계; 상기 레지스트를 제거하는 단계; 상기 결과물에 제2도전 물질을 증착하는 단계; 및 상기 제2도전 물질을 레지스트를 이용하여 패터닝하고 이때 상기 제1도전 물질도 함께 패터닝하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제9항에 있어서, 상기 제1도전물질은 폴리 실리콘, 인시투(in-situ) 도핑된 폴리 실리콘 및 메탈중 어느 하나로 형성되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제10항에 있어서, 상기 폴리 실리콘, 상기 인사투(in-situ) 도핑된 폴리 실리콘 및 상기 메탈은 2000~5000Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제10항에 있어서, 상기 인시투 도핑된 폴리 실리콘은 원소 주기율상 5가 이온을 폴리 실리콘 전면에 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제9항에 있어서, 상기 제1도전 물질 패터닝시, 셀 어레이부 영역에는 셀 커패시터의 플레이트 전극으로 형성되고, 주변회로부 영역에는 배선 연결(inter-connect)라인으로 패터닝되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제13항에 있어서, 셀 어레이부 영역과 주변회로부 영역의 제1도전물질 패턴이 동일한 공정 단계에서 형성 되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제9항에 있어서, 상기 제2도전 물질은 상기 등방성 식각된 제1도전 물질상부 및 측벽과 접촉하고 상기 트랜지스터의 소오스/트레인 영역 및 게이트 전극중 어느 하나의 서로 접촉되도록 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제9항에 있어서, 상기 제2도전 물질과 상기 제1도전 물질이 동일한 공정단계에서 함께 패터닝되는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 반도체 장치의 배선 형성 방법에 있어서, 반도체 기판상에 소오스 영역, 드레인 영역 및 게이트 전극을 구비한 트랜지스터들과 비트라인, 층간 절연막, 스토리지 전극 및 유전체막을 차례로 형성하는 단계; 상기 반도체 기판 전면에 제1도전 물질을 형성하는 단계; 상기 제1도전 물질을 패터닝하는 단계; 상기 결과물상에 평탄화층, 제1 절연 물질 및 레지스트를 차례로 적층하는 단계; 상기 트랜지스터의 소오스/드레인 영역, 게이트 전극 및 패터닝된 상기 제1도전물질의 일부분을 노출시키기 위하여 상기 레지스트를 패터닝하는 단계; 상기 레지스트를 마스크로 제1 절연 물질 및 평탄화 물질을 등방성 식각하는 단계; 상기 평탄화 물질의 잔여 두께 및 상기 층간 절연막을 이방성 식각하여 상기 패터닝된 제1도전 물질 상부와 상기 트랜지스터의 소오스/드레인 영역 및 게이트 전극에 콘택홀을 형성하는 단계; 상기 레지스트를 제거하는 단계; 상기 결과물에 제2도전 물질을 증착하여 상기 콘택홀을 채우는 단계; 상기 제2도전 물질을 레지스트를 이용하여 패터닝하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제17항에 있어서, 상기 제1도전물질은 폴리 실리콘, 인시투(in-situ) 도핑된 폴리 실리콘 및 메탈중 어느 하나로 형성되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제18항에 있어서, 상기 폴리 실리콘, 상기 인사투(in-situ) 도핑된 폴리 실리콘 및 상기 메탈은 2000~5000Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제18항에 있어서, 상기 인시투 도핑된 폴리 실리콘은 원소 주기율상 5가 이온을 폴리 실리콘 전면에 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제17항에 있어서, 상기 제1도전 물질 패터닝시, 셀 어레이부 영역에는 셀 커패시터의 플레이트 전극으로 형성되고, 주변회로부 영역에는 배선 연결(inter-connect)라인으로 패터닝 되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제21항에 있어서, 셀 어레이부 영역과 주변회로부 영역의 제1도전물질 패턴이 동일한 공정 단계에서 형성 되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제17항에 있어서, 상기 제2도전 물질은 상기 제1도전 물질 상부와 상기 트랜지스터의 소오스/드레인 영역 및 게이트 전극중 어느하나와 서로 접촉되도록 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
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