JPS5859649A - 信号発生回路 - Google Patents
信号発生回路Info
- Publication number
- JPS5859649A JPS5859649A JP56157912A JP15791281A JPS5859649A JP S5859649 A JPS5859649 A JP S5859649A JP 56157912 A JP56157912 A JP 56157912A JP 15791281 A JP15791281 A JP 15791281A JP S5859649 A JPS5859649 A JP S5859649A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- code
- stages
- scrambler
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ伝送系の試験のためにループ構成を行う
ときに用いられるアドレス信号またはループ構成信号そ
の他の信号を発生する回路に関する。
ときに用いられるアドレス信号またはループ構成信号そ
の他の信号を発生する回路に関する。
データ伝送系では系の一部、例えば端末機器、モデムお
よび回線等に障害が発生すると、系のどの個所に障害が
発生したかを調査する必要がある。
よび回線等に障害が発生すると、系のどの個所に障害が
発生したかを調査する必要がある。
従来、このような−書探索は、一方の端末側（試験端末
）と遠隔端末のモデム等（被試験端末）との関にループ
回路を構成し、試験端末から被試験端末に送出された信
号を試験端末から被試験端末に折り返し返送することＫ
より行なわれている。
）と遠隔端末のモデム等（被試験端末）との関にループ
回路を構成し、試験端末から被試験端末に送出された信
号を試験端末から被試験端末に折り返し返送することＫ
より行なわれている。
このようなループ構成の方法としては、試験端末から被
試験端末にアドレス符号を送信し被試験端末でその符号
を識別してループを構成する方法が一般的である。試験
端末が被試験端末へループを構成させるために送信する
符号としては、一般にループを構成するように通知する
ループ構成符号と、被試験端末の中の一つを指定するア
ドレス符号と、ループ構成を示すモード符号とが用いら
れている。
試験端末にアドレス符号を送信し被試験端末でその符号
を識別してループを構成する方法が一般的である。試験
端末が被試験端末へループを構成させるために送信する
符号としては、一般にループを構成するように通知する
ループ構成符号と、被試験端末の中の一つを指定するア
ドレス符号と、ループ構成を示すモード符号とが用いら
れている。
第１図はこれらの符号の一例を示すタイムチャートであ
る。第１図（Ａ）でループ構成符号１はある函数の！０
」または「１」のスクランブル符号ａ。
る。第１図（Ａ）でループ構成符号１はある函数の！０
」または「１」のスクランブル符号ａ。
ビットから構成され、アドレス符号２は前記函数とは異
なる他の函数の「０」または「１」のスクランブル符号
す、ビットで構成されている。さらＫその次に送信され
るモード符号３はＣ，ビットで構成され、もう一つの函
数の「０」または「１」のスクランブル符号とされる。
なる他の函数の「０」または「１」のスクランブル符号
す、ビットで構成されている。さらＫその次に送信され
るモード符号３はＣ，ビットで構成され、もう一つの函
数の「０」または「１」のスクランブル符号とされる。
被試験端末では、第１図＠に示すように受信された信号
からループ構成符号１、アドレス符号２およびモード符
号３の中のそれぞれ連続して正しく検出したビット数が
ａｓ％ｂ３およびＣ３であし、これらがそれぞれ１２ビ
ツト、ｂ２ビットおよび０．ビットと同一またはそれ以
上であれば、その被試験端末はループを構成する。但し
ａ、≧ａ、≧２、ｂ、≧ｂ、≧２、Ｃ，≧０２≧２ と
する。
からループ構成符号１、アドレス符号２およびモード符
号３の中のそれぞれ連続して正しく検出したビット数が
ａｓ％ｂ３およびＣ３であし、これらがそれぞれ１２ビ
ツト、ｂ２ビットおよび０．ビットと同一またはそれ以
上であれば、その被試験端末はループを構成する。但し
ａ、≧ａ、≧２、ｂ、≧ｂ、≧２、Ｃ，≧０２≧２ と
する。
このよう表従来方式により、ループ構成符号、ｎ段のシ
フトレジスタを有するスクランブラを使用した場合には
、モード符号の種類がｄｌｌあると、すればｎ−１−６
のアドレス信号しか作ることができない。したがって、
その系に４要なアドレス信号の数がこれ以上必要になる
場合には対処できなくなる欠点がある０例えば既設の装
置があり通信を行う支店が増設された場合などに、アド
レス信号の数が不足するような場合には、システム全体
に影畳する変更を要することになるなど、きわめて不経
済になる。
フトレジスタを有するスクランブラを使用した場合には
、モード符号の種類がｄｌｌあると、すればｎ−１−６
のアドレス信号しか作ることができない。したがって、
その系に４要なアドレス信号の数がこれ以上必要になる
場合には対処できなくなる欠点がある０例えば既設の装
置があり通信を行う支店が増設された場合などに、アド
レス信号の数が不足するような場合には、システム全体
に影畳する変更を要することになるなど、きわめて不経
済になる。
本発明は上述の欠点を除去するもので、さらに多数のア
ドレス信号を発生できるアドレス信号発生回路を提供す
ることを目的とする。
ドレス信号を発生できるアドレス信号発生回路を提供す
ることを目的とする。
本発明はｍ段（ｍは５以上の整数）のシフトレジスタか
らなるスクランブラを備え、このシフトレジスタの有効
段数をｎ段（ｎはｍより小さい整数）に減らす手段を備
え、さらに、ｎ段に減少させたシフトレジスタの指定さ
れる段に排他的論理和回路を介、して上記ｎ段の一シフ
トレジスタの出力を帰還結合させることにより、生成す
る多項式の数を増加させることを特徴とすゐ。
らなるスクランブラを備え、このシフトレジスタの有効
段数をｎ段（ｎはｍより小さい整数）に減らす手段を備
え、さらに、ｎ段に減少させたシフトレジスタの指定さ
れる段に排他的論理和回路を介、して上記ｎ段の一シフ
トレジスタの出力を帰還結合させることにより、生成す
る多項式の数を増加させることを特徴とすゐ。
次に一施例図面を参照して本発明をさらに詳しく説明す
る。
る。
第２図および第３図は本発明実施例装置の回路構成図で
ある。第２図でタイマ回路５は制御回路６にタイミング
信号−を送る。制御回路６は、ループ構成符号、アドレ
ス符号、モード符１号などの送信符号のビット数を決定
し、段数決定用の制御信号７２〜７ｍ−１を送出する。
ある。第２図でタイマ回路５は制御回路６にタイミング
信号−を送る。制御回路６は、ループ構成符号、アドレ
ス符号、モード符１号などの送信符号のビット数を決定
し、段数決定用の制御信号７２〜７ｍ−１を送出する。
またこの制御回路６ｔｌｊフイ一ドバツク段数決定用の
制御信号８．〜８ ｍ−、を送出する。さらに制御回路
６拡、−クリア俳号９およびクロック信号ｌＯを送出す
る。
制御信号８．〜８ ｍ−、を送出する。さらに制御回路
６拡、−クリア俳号９およびクロック信号ｌＯを送出す
る。
この制御信号７２〜ｙｒｎ−、および８．〜５ｒ１１−
．ｔｉ第３図の゛右端の信号線７２〜７ｍ−１および８
．〜８．。
．ｔｉ第３図の゛右端の信号線７２〜７ｍ−１および８
．〜８．。
に供給される。
第３図に示す回路は、段数決定回路１１と、ゲート回路
群１２と、スクランブラ１３と、フィードバック段数決
定回路１４とから成る。段数−決定回路１１は、セレク
タｌＬ！〜１１−ｍ−，を含み、各出力！は前段の入力
ＡＫ接続される。ゲート回路１２は、アンド回路１２−
１〜１２−ｍ−、を含み、段数決定用の制御信号７２〜
７ｍ−４を図のように各セレクタ１１２〜１１−ｍ−，
の端子ｓ４ｃ与える・ スクランブラ１３は、ｍ段のシフトレジスタ１３−１〜
１３−ｍと、ナンド回路１３ａおよび１３ｔ＋と、その
段間に接続されたｍ−１個の排他論理和回路１３ｏと、
１個の排他論理和回路１３ｄとを含み、図のように結線
される。また、フィードバック段数決定回路１４拡ｍ−
１個のセレクタ１４−４〜１４−、ｎ−、を含み、各セ
レクタの端子８には前記制御信号８．〜８ｍ−７がそれ
ぞれ与えられ、端子ムには段数決定回路１１のセレクタ
１１２の出力Ｙが与えられ、端子ＢＫはハイレベル「１
」が与えられる。各セレクタ１４−４〜Ｉｔ、、の出力
ＹＫ現われる信号は、スクランブラ１３の排他論理和回
路１３ ｅの一方の入力に与えられて、この動作段数を
制御する。
群１２と、スクランブラ１３と、フィードバック段数決
定回路１４とから成る。段数−決定回路１１は、セレク
タｌＬ！〜１１−ｍ−，を含み、各出力！は前段の入力
ＡＫ接続される。ゲート回路１２は、アンド回路１２−
１〜１２−ｍ−、を含み、段数決定用の制御信号７２〜
７ｍ−４を図のように各セレクタ１１２〜１１−ｍ−，
の端子ｓ４ｃ与える・ スクランブラ１３は、ｍ段のシフトレジスタ１３−１〜
１３−ｍと、ナンド回路１３ａおよび１３ｔ＋と、その
段間に接続されたｍ−１個の排他論理和回路１３ｏと、
１個の排他論理和回路１３ｄとを含み、図のように結線
される。また、フィードバック段数決定回路１４拡ｍ−
１個のセレクタ１４−４〜１４−、ｎ−、を含み、各セ
レクタの端子８には前記制御信号８．〜８ｍ−７がそれ
ぞれ与えられ、端子ムには段数決定回路１１のセレクタ
１１２の出力Ｙが与えられ、端子ＢＫはハイレベル「１
」が与えられる。各セレクタ１４−４〜Ｉｔ、、の出力
ＹＫ現われる信号は、スクランブラ１３の排他論理和回
路１３ ｅの一方の入力に与えられて、この動作段数を
制御する。
入力信号２１は排他的論理和回路２３に与えられる。
この排他的論理和回路ｎの他方の入力には、上記段数決
定回路１１の出力、す表わちシフトレジスタの出力信号
が与えられ、この排他的論理和回路おの出力２４がこの
装置の出力となる。
定回路１１の出力、す表わちシフトレジスタの出力信号
が与えられ、この排他的論理和回路おの出力２４がこの
装置の出力となる。
第３図の構成において制御信号７Ｔｎ−、〜７２が全て
「０」のときに杜、スクランブラ１３のシフトレジスタ
段数は３段になるのでその生成多項式は１＋Ｘ十Ｘ’ となり、全て「１」のときは同じくｍ段になるので １＋ｘｉ １．＋ １０．＋ Ｘ ｉｊ＋’ｚ！ＩＩと
なる。ｍはシフトレジスタの段数、１１・・・１ｔはフ
ィードバックの段数である。また制御信号７゜−１〜７
ｍ−１−ｊが「１」で制御信号７ｍ＋ｊ＋１〜７．が「
０」でさらに８１．・・・８１ｔが「０」のときは、生
成多項式は １ ＋ｘｉ １＋・・・＋ｘｉｔ＋ｘｊ□ただし１１・
・−１４（ｊ＜ｍ となる。通常入力端子２１は「１」または「０」が入力
されるため、第３図で作られる信号の種類は全部で ｆ（２’−１） −１ 成の数を除いたものがアドレス信号として使用すること
ができる。例えばシフトレジスタの段数ｍを５とすると
、段数は５．４．３、および２段の計４種類変化でき、
フィードバック段数は５段に対して１５種類、４段に対
して７種類３段に対して３種類２段に対して１１１類そ
れぞれ変化できる。
「０」のときに杜、スクランブラ１３のシフトレジスタ
段数は３段になるのでその生成多項式は１＋Ｘ十Ｘ’ となり、全て「１」のときは同じくｍ段になるので １＋ｘｉ １．＋ １０．＋ Ｘ ｉｊ＋’ｚ！ＩＩと
なる。ｍはシフトレジスタの段数、１１・・・１ｔはフ
ィードバックの段数である。また制御信号７゜−１〜７
ｍ−１−ｊが「１」で制御信号７ｍ＋ｊ＋１〜７．が「
０」でさらに８１．・・・８１ｔが「０」のときは、生
成多項式は １ ＋ｘｉ １＋・・・＋ｘｉｔ＋ｘｊ□ただし１１・
・−１４（ｊ＜ｍ となる。通常入力端子２１は「１」または「０」が入力
されるため、第３図で作られる信号の種類は全部で ｆ（２’−１） −１ 成の数を除いたものがアドレス信号として使用すること
ができる。例えばシフトレジスタの段数ｍを５とすると
、段数は５．４．３、および２段の計４種類変化でき、
フィードバック段数は５段に対して１５種類、４段に対
して７種類３段に対して３種類２段に対して１１１類そ
れぞれ変化できる。
このため発生符号の種類は
１５＋７＋４＋１＝２６
となり、非常に多くの信号を作ることができる。
以上述べたように本発明によれば論理回路で構成される
スクランブル回路を追加することにより、符号の組合せ
数が大きくとれ、アドレスが増加したときに、システム
全体に影響することなくアドレス符号の数を増加させる
ことができる。
スクランブル回路を追加することにより、符号の組合せ
数が大きくとれ、アドレスが増加したときに、システム
全体に影響することなくアドレス符号の数を増加させる
ことができる。
第１図はこの発明の取扱う信号の一例を示すタイムチャ
ート。 第２図および第３図は本発明の一実施例を示す回路図。 應 １ 口 一一一一−−＝＝＝Ｌ−一 一一一一一一二二二しｍ− ７２−−−７ｍ−＋ ８＋ −−−−８ｍ−＋
９ １０児 ２ 圓
ート。 第２図および第３図は本発明の一実施例を示す回路図。 應 １ 口 一一一一−−＝＝＝Ｌ−一 一一一一一一二二二しｍ− ７２−−−７ｍ−＋ ８＋ −−−−８ｍ−＋
９ １０児 ２ 圓
Claims (1)
- （１）ｍ段（ｍ社５以上の整数）の７リツプ７０ツブが
各段間に排他的論理和回路を介して縦続接続されてなる
シフトレジスタを含むスクランブラと、このシフトレジ
スタの有効段をｎ段（ｎは２以上であってｍより小さい
整数）Ｋ減少させるように制御する段数決定回路と、前
記ｎ段に減少させた前記シフトレジスタの出力信号をフ
ィードバック段数決定用の制御信号に従って前記排他的
論理和回路の他方の入力に与えるフィードバック段数決
定回路と、前記シフトレジスタの出力信号と入力信号の
排他的論理和をとり出力信号とするとともＫこの出力信
号を前記スクランブラの入力信号とする回路とを備えた
信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157912A JPS5859649A (ja) | 1981-10-02 | 1981-10-02 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157912A JPS5859649A (ja) | 1981-10-02 | 1981-10-02 | 信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5859649A true JPS5859649A (ja) | 1983-04-08 |
Family
ID=15660162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157912A Pending JPS5859649A (ja) | 1981-10-02 | 1981-10-02 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5859649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0669623A1 (en) * | 1994-02-24 | 1995-08-30 | Kabushiki Kaisha Toshiba | Test circuit of semiconductor memory device having data scramble function |
-
1981
- 1981-10-02 JP JP56157912A patent/JPS5859649A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0669623A1 (en) * | 1994-02-24 | 1995-08-30 | Kabushiki Kaisha Toshiba | Test circuit of semiconductor memory device having data scramble function |
| US5748641A (en) * | 1994-02-24 | 1998-05-05 | Kabushiki Kaisha Toshiba | Test circuit of semiconductor memory device having data scramble function |
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