JPH05275698A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 薄膜トランジスタのソース／ドレインとゲー
ト間の寄生容量を低減し併せて低リーク電流化を図る。 【構成】 絶縁基板１の上に薄膜トランジスタが形成さ
れている。このトランジスタは例えば逆スタガ構造を有
し、ゲート電極２の上に順次ゲート絶縁膜３、半導体活
性層４、ソース電極７／ドレイン電極８が積層されてい
る。ゲート電極２はチャネル領域の幅方向に沿って凹凸
端面形状を有する。ソース電極７及びドレイン電極８の
端部はこの凹凸端面に整合しておりオーバラップ部分が
少ない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリクス型
液晶表示装置の画素駆動用スイッチング素子等に用いら
れる薄膜トランジスタに関する。より詳しくは、薄膜ト
ランジスタのゲート電極構造に関する。

【０００２】

【従来の技術】薄膜トランジスタは絶縁基板上に成膜さ
れた半導体薄膜に形成される絶縁ゲート電界効果型のト
ランジスタであり、基本的な構成としてチャネル領域の
上に絶縁膜を介して配置されたゲート電極とチャネル領
域の両端に接続されるソース／ドレインとを有する。半
導体薄膜材料としては多結晶シリコンや非晶質シリコン
が用いられる。チャネル領域に対するゲート電極の相対
的な位置によってトップゲート型とボトムゲート型があ
る。又、チャネル領域とソース／ドレインの配置関係に
よってプレーナ型とスタガ型がある。いずれの構造であ
っても平面的に見た場合、ゲート電極はチャネル領域の
幅方向に延設されている。又理想的には、チャネル領域
に連なるソース／ドレインの端部はゲート電極の端部と
平面的に見て整合する事が好ましい。しかしながら、積
層構造を有する薄膜トランジスタでは、ゲート電極とソ
ース／ドレインとの間のアライメント誤差を吸収する為
に、互いにオーバラップしている。オーバラップ部分に
は絶縁膜が介在している為、ゲート電極とソース／ドレ
インとの間に寄生容量が生じる。この寄生容量により薄
膜トランジスタの高速動作が阻害される。この様な薄膜
トランジスタをアクティブマトリクス型液晶表示装置の
画素駆動用スイッチング素子に用いると画像品質に悪影
響を与える。オーバラップを除去する為には、ゲート電
極をマスクとしてセルフアライメントによりイオンイン
プランテーションを行ないソース／ドレイン領域を形成
する方式がある。しかしながら、このセルフアライメン
ト方式は薄膜トランジスタの構造によっては適用できな
い為必ずしも実際的なオーバラップ除去対策とはなり得
ない。

【０００３】

【発明が解決しようとする課題】最近、薄膜トランジス
タのリーク電流抑制を目的としてオフセットゲート構造
が提案されている。例えば、文献「エキシマレーザアニ
ールｐｏｌｙ−Ｓｉ ＴＦＴの低リーク電流化、日本電
気（株）世良賢二他」に開示されている。図７にオフセ
ットゲート構造の一例を示す。この例はトップゲートス
タガ型多結晶シリコン薄膜トランジスタである。絶縁基
板１０１の上にはチャネル長手方向に離間してソース電
極１０２及びドレイン電極１０３が形成されている。そ
の上に半導体活性層となる多結晶シリコン膜１０４が形
成されている。チャネル領域１０５の上には絶縁膜１０
６を介してゲート電極１０７がパタニング形成されてい
る。ソース電極１０２及びドレイン電極１０３の端部と
ゲート電極１０７の両端部は平面的に見てオーバラップ
しておらず所定量のオフセットが設けられている。リー
ク電流はドレイン端での電界強度に大きく依存する。オ
フセットゲート化する事によりドレイン端にかかる電界
を軽減し低リーク電流化が可能になる。オフセット長を
大きくする程リーク電流あるいはオフ電流を低減できる
が、ある長さで飽和し逆にオン電流の低下が顕著にな
る。１μｍ程度が限界と考えられており以下この領域を
有効フィールドと称する。

【０００４】上述したオフセットゲート構造は低リーク
電流化を図るものであるが、ソース／ドレインとゲート
がオーバラップしていない為寄生容量を除去する事も同
時に可能になる。しかしながら、有効フィールドが１μ
ｍ程度である為、アライメント誤差を考慮すると現実の
製造工程でオフセット量をこの範囲に納める事は困難で
ある。従って、再現性のある寄生容量除去対策とはなり
得ない。

【０００５】上述した従来の技術の問題点あるいは課題
に鑑み、本発明はアライメント誤差を吸収しつつ寄生容
量を除去するとともに低リーク電流化の可能なゲート構
造を有する薄膜トランジスタを提供する事を目的とす
る。

【０００６】

【課題を解決するための手段】本発明の目的を達成する
為に以下の手段を講じた。即ち、本発明は絶縁基板上に
形成された薄膜トランジスタにおいて、チャネル領域の
幅方向に沿って凹凸端面形状を有するゲート電極を備え
た事を特徴とする。かかるゲート構造を有する薄膜トラ
ンジスタは例えばアクティブマトリクス型液晶表示装置
の画素電極駆動用スイッチング素子に適用される。

【０００７】

【作用】本発明によればゲート電極はチャネル領域の幅
方向に沿って凹凸端面形状を有している。換言すると、
ゲート電極の両側縁部に沿って凹凸状帯が設けられてい
る。ソース／ドレインの端部はこの凹凸状帯に整合して
いる。つまり、ソース／ドレイン端部は凸部においてゲ
ート電極と平面的に見てオーバラップしており、凹部に
おいて離間している。少なくとも凹部においてオフセッ
トゲート構造となるので従来に比し寄生容量を低減でき
る。又、部分的にオフセットゲート構造となる為従来に
比し低リーク電流化が可能になる。さらに、凹凸状帯は
複雑に入り組んだ形状を有しており一様に有効フィール
ドが分布している。ソース／ドレイン端部はこの有効フ
ィールドに整合する為十分なオン電流が得られる。加え
て、凹凸状帯の幅を十分に取る事によりアライメント誤
差を吸収できる。

【０００８】

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１に本発明にかかる薄膜トランジス
タの第１実施例を示す。図１の上部はチャネル長手方向
に沿って切断した断面形状を示し、下部は平面形状を示
す。本実施例はボトムゲート逆スタガ型のものである。
絶縁基板１の上に所定の形状にパタニングされたゲート
電極２が形成されている。ゲート電極２の上には絶縁膜
３を介して所定の形状にパタニングされた半導体活性層
４が設けられている。この活性層４は例えば多結晶シリ
コン薄膜あるいは非晶質シリコン薄膜からなる。活性層
４の露出部分はストッパ５により被覆されておりこの下
にチャネル領域が形成される。チャネル領域の一端部に
は介在層６を介してソース電極７が接続されている。同
様に、チャネル領域の他端部には介在層６を介してドレ
イン電極８が接続されている。介在層６は電極と活性層
とのオーミックコンタクトをとる為のものであり、例え
ば不純物が高濃度にドープされた多結晶シリコン薄膜か
らなる。

【０００９】平面的に見た場合、ゲート電極２はチャネ
ル領域の幅方向に沿って凹凸端面形状を有する。本実施
例では凹凸端面は矩形形状を有する。ソース電極７の端
部あるいはエッジはゲート電極２の一方側に位置する凹
凸状帯に整合している。又、ドレイン電極８の端部ある
いはエッジはゲート電極２の他方側に位置する凹凸状帯
に整合している。換言すると、各エッジ部は凸部でゲー
ト電極２とオーバラップし凹部でゲート電極から離間し
ている。

【００１０】図２を参照して本発明の機能を詳細に説明
する。図２はゲート電極２とドレイン電極８の整合部分
を拡大して示したものである。ドレイン電極８のエッジ
９はゲート電極２の凸部１０を横切っており部分的にオ
ーバラップしている。しかしながら隣接する凸部１０の
間に位置する凹部１１ではエッジ９はゲート電極２から
離間しておりオフセット構造となっている。従って、こ
の部分ではゲート電極２とドレイン電極８との間の寄生
容量は極めて少い。加えて、凹部１１ではドレイン端で
の電界強度が弱められるのでリーク電流を抑制できる。

【００１１】点線で示す領域は前述したゲート電極２の
有効フィールド１２を表わす。前述した様に有効フィー
ルド１２の幅は１μｍ程度である。本発明では凹凸端面
の形状寸法を適切に設定する事により、凹部１１あるい
は谷間を有効フィールド１２が埋める様に設計されてい
る。従って、ドレイン電極８の端部はゲート電極２の側
部に沿って有効フィールド１２と一様に重なり合ってい
る。従って従来と同様に十分な薄膜トランジスタのオン
電流を得る事ができる。

【００１２】一点鎖線はゲート電極２に対するドレイン
電極８のエッジ９のアライメント誤差を示している。凸
部１０の長さ寸法はこの誤差を吸収できる様に設定され
ている。従って、本発明は従来の様にセルフアライメン
ト技術を用いる事なく通常のアライメント精度で実際の
製造工程において実施する事ができる。

【００１３】図３に本発明にかかる薄膜トランジスタの
第２実施例を示す。本実施例はトップゲート正スタガ型
構造を有する。なお理解を容易にする為に、図１に示し
た第１実施例に対応する構成要素には対応する参照番号
を付してある。絶縁基板１の上には互いに離間してソー
ス電極７及びドレイン電極８が形成されている。これら
電極の表面は介在層６により被覆されている。さらに半
導体活性層４が成膜されている。この活性層４は例えば
多結晶シリコン薄膜あるいは非晶質シリコン薄膜からな
る。活性層４の上にはゲート絶縁膜３を介して所定の形
状にパタニングされたゲート電極２が設けられている。
ゲート電極２はチャネル領域の幅方向に沿って所定の凹
凸端面形状を有する。

【００１４】図４は図３に示した第２実施例の平面形状
を示したものである。この例ではゲート電極２は三角形
状の凹凸部を有している。この凹凸部と整合する様にソ
ース電極７及びドレイン電極８が形成されている。図１
と図４を比較すれば明らかな様に、矩形の凹凸形状に比
べて三角形の凹凸形状を用いた場合にはソース電極７及
びドレイン電極８とゲート電極２のオーバラップ面積が
少なくなっている。従ってより効果的にゲートとソース
／ドレイン間の寄生容量を減らす事ができる。

【００１５】図５は本発明にかかる薄膜トランジスタの
第３実施例を示す。この例では薄膜トランジスタはトッ
プゲートプレーナ型構造を有するとともに、アクティブ
マトリクス型液晶表示装置の画素駆動用スイッチング素
子として用いられている。なお理解を容易にする為に、
先の実施例と対応する構成要素については対応する参照
番号を付してある。絶縁基板１の表面には島状にパタニ
ングされた半導体活性層４が形成されている。この活性
層４は例えば多結晶シリコン薄膜あるいは非晶質シリコ
ン薄膜からなる。島状の活性層４は部分的に高濃度で不
純物がドーピングされておりソース領域７及びドレイン
領域８を備えている。ソース領域７及びドレイン領域８
の間に位置するチャネル領域の上にはゲート絶縁膜３を
介して所定の形状にパタニングされたゲート電極２が形
成されている。このゲート電極２はチャネル領域の幅方
向に沿って凹凸端面形状を有する。

【００１６】かかる構造を有するプレーナ型薄膜トラン
ジスタの表面は第１層間絶縁膜１３により被覆されてい
る。この層間絶縁膜１３の表面には透明導電薄膜からな
る画素電極１４がパタニング形成されておりコンタクト
ホールを介してドレイン領域８に電気接続されている。
又、金属アルミニウム等からなる配線電極１５も形成さ
れておりコンタクトホールを介してソース領域７に電気
接続されている。最後に画素電極１４のみを露出して第
２層間絶縁膜１６あるいは保護膜が被覆されている。

【００１７】一方、絶縁基板１に対して所定の間隔を介
して対向配置された他方の基板１７の表面には対向電極
１８が全面的に形成されている。両基板１と１７の間に
液晶層１９が充填封入されアクティブマトリクス型液晶
表示装置を構成する。画素電極１４はマトリクス状に配
列されており対向電極１８との間で個々の画素を規定す
る。各画素は対応する薄膜トランジスタによりスイッチ
ング駆動される。

【００１８】図６は図５に示した第３実施例の平面形状
を表わしている。この例ではゲート電極２は波型の凹凸
端面形状を有する。波型の凸部分のみがソース領域７及
びドレイン領域８とオーバラップしており従来に比し寄
生容量を削減できる。かかる構造を有する薄膜トランジ
スタを図５に示した様にアクティブマトリクス型液晶表
示装置の画素駆動用スイッチングトランジスタに用いる
と寄生容量に起因する表示画像品質の低下を防止でき
る。

【００１９】なお本発明の適用は上述した実施例に限ら
れるものではない。トップゲート型やボトムゲート型、
プレーナ型やスタガ型、あるいは多結晶シリコントラン
ジスタや非晶質シリコン薄膜トランジスタ等、様々な種
類の構造に対して広く適用可能である。特に、セルフア
ライメント技術の適用が不可能な構造に対して本発明は
有効である。

【００２０】

【発明の効果】以上説明した様に、本発明によれば、絶
縁基板上に形成された薄膜トランジスタにおいてゲート
電極はチャネル領域の幅方向に沿って凹凸端面形状を有
しており、ソース／ドレインとゲートとの間のオーバラ
ップ面積を低減している。この為、ソース／ドレインと
ゲート間の寄生容量が減少し薄膜トランジスタの高速化
が可能になるという効果がある。特に、かかる構造を有
する薄膜トランジスタをアクティブマトリクス型液晶表
示装置の画素駆動用スイッチング素子に用いた場合には
寄生容量の絶対値を低く抑える事ができるとともに容量
のばらつきを抑制できるので表示画像品質を高める事が
できるという効果がある。又、部分的にオフセット構造
を有している為、薄膜トランジスタのリーク電流あるい
はオフ電流を低減できるという効果がある。さらに、従
来のセルフアライメント技術と異なり、例えばボトムゲ
ート型の薄膜トランジスタに対しても適用できるという
製造技術上の効果もある。

【図面の簡単な説明】

【図１】本発明にかかる薄膜トランジスタの第１実施例
の断面形状及び平面形状を示す模式図である。

【図２】本発明の機能説明図である。

【図３】本発明にかかる薄膜トランジスタの第２実施例
を示す断面図である。

【図４】同じく第２実施例を示す平面図である。

【図５】本発明にかかる薄膜トランジスタの第３実施例
を示す模式的な断面図であってアクティブマトリクス型
液晶表示装置の画素駆動用スイッチング素子に適用した
場合を示している。

【図６】第３実施例の平面図である。

【図７】従来のオフセットゲート構造を有する薄膜トラ
ンジスタを示す模式的な断面図である。

【符号の説明】

１ 絶縁基板 ２ ゲート電極 ３ 絶縁膜 ４ 半導体活性層 ５ ストッパ ６ 介在層 ７ ソース電極 ８ ドレイン電極 ９ エッジ １０ 凸部 １１ 凹部 １２ 有効フィールド １４ 画素電極 １７ 対向基板 １８ 対向電極 １９ 液晶層

Claims (2)

【特許請求の範囲】
1. 【請求項１】 絶縁基板上に形成された薄膜トランジス
   タにおいて、 チャネル領域の幅方向に沿って凹凸端面形状を有するゲ
   ート電極を備えた事を特徴とする薄膜トランジスタ。
2. 【請求項２】 マトリクス状に配列された画素電極とこ
   の画素電極に接続された薄膜トランジスタとを備えた一
   方の基板と、対向電極を有し前記一方の基板と対向配置
   された他方の基板と、両方の基板に保持された液晶層と
   を備えた液晶表示装置において、 前記薄膜トランジスタが、チャネル領域の幅方向に沿っ
   て凹凸端面形状を有するゲート電極を備えた事を特徴と
   する液晶表示装置。