KR0124480B1 - 반도체 소자의 필드 산화막 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 필드 산화막 형성방법에 관한 것으로, 필드영역이 개방되도록 패턴화된 질화막의 가장자리를 국부 식각한 후 산화공정으로 필드 산화막을 성장시키므로써, 필드 산화막의 가장자리부분이 완만한 경사를 갖게되어 후속공정을 용이하게 실시할 수 있고, 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 필드 산화막 형성방법에 관한 것이다.

Description

반도체 소자의 필드 산화막 형성방법

제1a도 내지 제1c도는 종래 반도체 소자의 필드 산화막 형성단계를 도시한 소자의 단면도.

제2a도 내지 2i도는 본 발명에 의한 반도체 소자의 필드 산화막 형성단계를 도시한 소자의 단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 실리콘 기판 12 : 제1산화막

13 : 제1폴리실리콘막 14 : 질화막

15 : 제2폴리실리콘막 16 : 제2산화막

17 : 산화막 스페이서 18 : 제1홈

19 : 제2홈 20 : 감광막

21 : 필드 산화막

본 발명은 반도체 소자의 필드 산화막 형성방법에 관한 것으로, 특히 필드영역이 개방되도록 패턴화된 질화막의 가장자리를 국부 식각한 후 산화공정으로 필드 산화막을 성장시키므로써, 필드 산화막의 가장자리부분이 완만한 경사를 갖게되어 후속공정을 용이하게 실시할 수 있고, 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 필드 산화막 형성방법에 관한 것이다.

일반적으로, 소자분리기술(isolation technology)은 집적소자(IC)를 구성하는 개별소자를 전기적 및 구조적으로 서로 분리시켜 각 소자인 인접한 소자의 간섭을 받지않고 독자적으로 그 주어진 기능을 수행할 수 있도록 하는데 필요한 기능을 집적소자 제조시 부여하는 기술로서, 최근 반도체 소자가 고집적화 되어감에 따라 버즈 비크(bird's beak) 축소와 토플러지(topology) 개선을 위해 연구가 진행중이다.

소자분리기술중 가장 보편적인 기술이 LOCOS(Locol Oxidation of Silicon)기술이며, LOCOS 기술의 단점을 개선하기 위한 방법으로 실리콘 기판을 식각하거나, 산화공정 후 산화된 부분을 제거하고 다시 산화공정을 실시하여 토플러지와 버즈 비크를 축소하고 있다. 그리고 실리콘 기판을 식각하는 방식은 필드 산화막과 게이트 산화막의 경계면이 급격한 경사를 이루어 전기장이 이 부분에 집중되므로 인하여 인터페이스 트랩(interface trap)등이 원인이 되며, 식각된 실리콘 기판 자체도 결함 발생(defect generation) 요소가 될 수 있는 단점이 있으며, 또한, 두번 산화공정하는 방식은 상대적으로 긴 버즈 비크와 긴 공정시간등의 문제가 있다.

한편, 소자의 크기가 축소되어감에 따라 기판 스트레스(sugstrate stress)등의 문제가 없고 버즈 비크가 짧은 소자분리기술로 대표적인 것이 PBL(poly buffered LOCOS) 기술이다. 이 기술은 실리콘 기판위에 산화막, 폴리실리콘 및 질화막을 순차적으로 증착하고, 원하는 부문의 질화막을 식각하여 폴리 실리콘이 드러난 상태에서 산화공정을 하게 되는데, 이를 첨부된 제1a 내지 제1c도를 참조하여 설명하기로 한다.

제1a도는 실리콘 기판(1)상에 산화막(2), 폴리 실리콘막(3) 및 질화막(4)을 순차적으로 형성한 후 감광막(5)을 도포하고, 소자분리 마스크를 이용하여 감광막(5)을 패턴화하고, 패턴화된 감광막(5)을 이용한 식각공정으로 폴리실리콘막(3)이 완전히 드러나도록 질화막(4)을 충분히 식각한 상태를 도시한 것이다.

제1b도는 상기 패턴화된 감광막(5)을 제거한 후 산화공정을 실시한 상태를 도시한 것이고, 제1c도는 질화막(4), 폴리 실리콘막(3)을 순차적으로 완전히 제거하여 필드 산화막(6)을 형성한 상태를 도시한 것이다.

상기 PBL 기술로 형성된 필드 산화막(6)은 그 가장자리부분에서 급격한 경사를 갖는다. 이 급격한 경사는 산화공정을 진행함에 따라 필드 산화막이 성장되면서 패턴화된 질화막(4)의 가장자리부에서 스트레스가 주어져 발생한다. 즉, 필드 산화막(6)의 가장자리부에서는 질화막(4)에 의해 위로부터 아래쪽으로 스트레스를 받게되는 반면 산화가 이루어지는 쪽에서는 스트레스를 받지않으므로 인하여 질화막(4)이 있는 쪽과 없는 쪽의 급격한 스트레스 차이로 급경사가 발생하게 된다. 그런데 필드 산화막(6) 가장자리 부분에서의 급경사의 주요원인은 패턴화된 질화막(4) 가장자리부분의 A부분이 아니라 가장자리보다 조금 안쪽에 위치된 B부위의 두께에 의해 결정된다. 이에 대한 이유는 본 발명의 실시예를 통해 다시 언급하기로 한다.

상술한 바와 같이 필드 산화막(6)의 토플러지가 급격한 경사를 가지므로 인하여 후속공정중 그 부분에 원치않는 이물질의 잔재(residue)가 스페이서(spacer) 또는 팬스(fance)형태로 남아 있게되어 소자의 특성을 저하시키게 되고, 또한 후속공정시 스텝커버리지(stepcoverage)를 저하시키는 문제가 있다.

따라서, 본 발명은 필드영역이 개방되도록 패턴화된 질화막의 가장자리를 국부 식각한 후 산화공정으로 필드 산화막을 성장시키므로써, 필드 산화막의 가장자리부분이 완만한 경사를 갖게되어 후속공정을 용이하게 실시할 수 있고, 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 필드 산화막 형성방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 필드 산화막 형성방법은 반도체 소자의 필드 산화막 형성방법에 있어서, 실리콘 기판(11)상에 제1산화막(12), 제1폴리 실리콘(13), 질화막(14), 제2폴리 실리콘막 및 제2산화막(16)을 순차적으로 형성하는 단계와, 상기 단계로부터 필드 산화막이 형성될 부분에 사진식각공정을 통하여 제2산화막(16)을 패턴화하는 단계와, 상기 단계로부터 패턴화된 제2산화막(16)을 포함한 전체구조 상부에 스페이서용 산화막을 증착한 후 스페이서 식각공정을 실시하여 패턴화된 제2산화막(16)측멱에 산화막 스페이서(17)와 상기 산화막 스페이서(17)옆의 제2폴리실리콘(15)에 소정의 제1홈(18)을 형성하는 단계와, 상기 단계로부터 제1홈(18)을 이용하여 하부층인 질화막(14)을 소정깊이까지 식각하여 제2홈(19)을 형성하는 단계와, 상기 단계로부터 산화막 스페이서(17)와 제2홈(19)의 거리를 적절히 유지하기 위해 산화막 습식 식각공정을 실시하는 단계와, 상기 단계로부터 전체구조 상부에 감광막(20)을 도포한 후 상기 산화막 습식 식각공정으로 어느 정도 식각되어진 제2산화막(16)이고 산화막 스페이서(17)의 상부면이 완전히 노출되도록 에치백 공정을 실시하는 단계와, 상기 단계로부터 감광막(20)을 식각 장벽층으로 하여 하부의 제1폴리실리콘막(13)이 완전히 드러나도록 노출된 제2산화막(16), 산화막 스페이서(17), 제2폴리 실리콘막(15) 및 질화막(14)을 순차적으로 식각하는 단계와, 상기 단계로부터 감광막(20)을 제거한 후 산화공정을 실시하고, 남아있는 제2폴리 실리콘막(15), 질화막(14), 제1폴리실리콘막(13) 및 제1산화막(12)을 순차적으로 완전히 제거하여 필드산화막(21)을 형성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제2a 내지 2i도는 본 발명의 실시예에 의한 반도체 소자의 필드 산화막 형성단계를 도시한 소자의 단면도로서, 제2a도는 실리콘 기판(11)상에 제1산화막(12), 제1폴리 실리콘막(13), 질화막(14), 제2폴리실리콘막(15) 및 제2산화막(16)을 순차적으로 형성한 상태를 도시한 것이다.

제2b도는 필드 산화막이 형성될 부분에 사진식각공정을 통하여 제2산화막(16)을 패턴화한 상태를 도시한 것이다.

제2c도는 상기 패턴화된 제2산화막(16)을 포함한 전체구조 상부에 스페이서용 산화막을 증착한 후 스페이서 식각공정을 실시하여 패턴화된 제2산화막(16)측벽에 산화막 스페이서(17)와 상기 산화막 스페이서(17)옆의 제2폴리 실리콘(15)에 소정의 제1홈(18)을 형성한 상태를 도시한 것이다.

상기 제2폴리실리콘(15)의 소정의 제1홈(18)은 스페이서 식각공정시 산화막 스페이서(17)옆으로 식각이온의 흐름이 집중되기 때문에 형성되어진다.

제2d도는 상기 제1홈(18)을 이용하여 하부층은 질화막(14)을 소정깊이까지 식각하여 제2홈(19)을 형성한 상태를 도시한 것이다.

제2e도는 상기 산화막 스페이서(17)와 제2홈(19)의 거리를 적절히 유지하기 위해 산화막 습식식각공정을 실시한 상태를 도시한 것이다.

제2f도는 전체구조 상부에 감광막(20)을 도포한 후 상기 산화막 습식식각공정으로 어느 정도 식각되어진 제2산화막(16)과 산화막 스페이서(17)이 상부면이 완전히 노출되도록 에치 백(etch back) 공정을 실시한 상태를 도시한 것이다.

제2g도는 상기 감광막(20)을 식각 장벽층으로 하여 하부의 제1폴리 실리콘막(13)이 완전히 드러나도록 노출된 제2산화막(16), 산화막 스페이서(17), 제2폴리 실리콘막(15) 및 질화막(14)을 순차적으로 식각한 상태를 도시한 것이다.

제2h도는 상기 감광막(20)을 제거한 후 산화공정을 실시한 상태를 도시한 것이고, 제2i도는 남아있는 제2폴리 실리콘막(15), 질화막(14), 제1폴리실리콘막(13) 및 제1산화막(12)을 순차적으로 완전히 제거하여 필드산화막(21)을 형성한 상태를 도시한 것이다.

본 발명에 의해 형성된 필드 산화막(21)을 제1c도에 도시된 종래 필드 산화막(6)과 비교해 볼때 가장자리부분에서 완만한 경사의 형상(profile)을 보여주고 있다. 이는 패턴화된 질화막(14)의 가장자리부분보다 조금 안쪽인 B부위에 홈(19)을 형성하여 질화막(14)의 최초 두께보다 그 부분을 얇게 하므로써 이곳으로부터 가해지는 스트레스가 최소한으로 줄어들어 종래와 같은 급경사의 형상이 아닌 완만한 경사의 형상을 얻을 수 있어 전술한 종래의 문제점을 해결할 수 있다. 만약 패턴화된 질화막(14) 가장자리부분인 A부위를 얇게할 경우에는 종래보다 더욱 심한 급경사를 이루게 된다. 따라서 패턴화된 질화막(14) 가장자리부분인 A부위로 부터 버스 비크 중간쯤의 위치인 B부위의 질화막(14) 두께를 줄어야 한다.

한편, 본 발명은 제2산화막(16) 측벽에 산화막 스페이서(17)를 형성하기 위한 스페이서 식각공정과 제2산화막(16) 및 산화막 스페이서(17)를 습식식각동정으로 필드 산화막(21)이 형성될 지역으로부터 일정거리 이격되게 홈(19)을 형성할 수 있어 사진공정으로 불가능한 극소 홈(19)을 용이하게 형성시킬 수 있다. 그리고 습식식각공정으로 어느 정도 식각된 제2산화막(16)과 산화막 스페이서(17)를 이용하여 자기정렬(self align)된 감광막(20) 패턴을 얻을 수 있다.

상술한 본 발명의 실시예는 PBL 기술을 적용하여 설명한 것이지만, 본 발명은 상기 실시예에 한정되지 않고 LOCOS 기술에서 질화막 스트레스를 이용하여 필드 산화막 성장을 선택적으로 억제시키는 모든 공정에 적용가능하다.

상술한 바에 의거한 본 발명은 필드 산화막의 가장자리부분의 급경사를 제거하므로써 후속공정시 이물질의 잔재를 남지않게하여 이물질의 잔재에 의한 소자의 수율 및 신뢰성 저하를 방지할 수 있고, 후속공정을 용이하게 할 수 있다.

Claims (1)

1. 반도체 소자의 필드 산화막 형성방법에 있어서, 실리콘 기판(11)상에 제1산화막(12), 제1폴리 실리콘막(13), 질화막(14), 제2폴리 실리콘막(15) 및 제2산화막(16)을 순차적으로 형성하는 단계와, 상기 단계로부터 필드 산화막이 형성된 부분에 사진식각공정을 통하여 제2산화막(16)을 패턴화하는 단계와, 상기 단계로부터 패턴화된 제2산화막(16)을 포함한 전체구조 상부에 스페이서용 산화막을 증착한 후 스페이서 식각공정을 실시하여 패턴화된 제2산화막(16) 측벽에 산화막 스페이서(17)와 상기 산화막 스페이서(17) 옆의 제2폴리 실리콘(15)에 소정의 제1홈(18)을 형성하는 단계와, 상기 단계로부터 제1홈(18)을 이용하여 하부층인 질화막(14)을 소정깊이까지 식각하여 제2홈(19)을 형성하는 단계와, 상기 단계로부터 산화막 스페이서(17)와 제2홈(19)의 거리를 적절히 유지하기위해 산화막 습식식각공정을 실시하는 단계와, 상기 단계로부터 전체구조 상부에 감광막(20)을 도포한 후 상기 산화막 습식식각공정으로 어느 정도 식각되어진 제2산화막(16)과 산화막 스페이서(17)의 상부면이 완전히 노출되도록 에치 백 공정을 실시하는 단계와, 상기 단계로부터 감광막(20)을 식각 장벽층으로 하여 하부의 제1폴리 실리콘막(13)이 완전히 드러나도록 노출된 제2산화막(16), 산화막 스페이서(17), 제2폴리 실리콘막(15) 및 질화막(14)을 순차적으로 식각하는 단계와, 상기 단계로부터 감광막(20)을 제거한 후 산화공정을 실시하고, 남아있는 제2폴리 실리콘막(15), 질화막(14), 제1폴리 실리콘막(13) 및 제1산화막(12)을 순차적으로 완전히 제거하여 필드 산화막(21)을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 필드산화막 형성방법.