KR0147492B1 - 미세패턴 형성을 위한 레지스트 패턴 형성 방법 - Google Patents

미세패턴 형성을 위한 레지스트 패턴 형성 방법

Info

Publication number
KR0147492B1
KR0147492B1 KR1019950043629A KR19950043629A KR0147492B1 KR 0147492 B1 KR0147492 B1 KR 0147492B1 KR 1019950043629 A KR1019950043629 A KR 1019950043629A KR 19950043629 A KR19950043629 A KR 19950043629A KR 0147492 B1 KR0147492 B1 KR 0147492B1
Authority
KR
South Korea
Prior art keywords
resist
forming
pattern
etching
resist pattern
Prior art date
Application number
KR1019950043629A
Other languages
English (en)
Other versions
KR970028820A (ko
Inventor
류달래
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950043629A priority Critical patent/KR0147492B1/ko
Publication of KR970028820A publication Critical patent/KR970028820A/ko
Application granted granted Critical
Publication of KR0147492B1 publication Critical patent/KR0147492B1/ko

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/095—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having more than one photosensitive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명은 평탄화된 제1레지스트 도포하고 하드베이크하는 단계; 해상도 및 초점 여유도가 충분한 두께의 제2레지스트로 패턴을 형성하고 하드베이크 하는 단계; 실리레이션된 제3레지스트를 상기 제2레지시트 패턴간의 공간에 형성하는 단계; 및 산소를 이용한 건식현상 방법으로 상기 제2레지스트 패턴 및 상기 제1레지스트의 소정부위를 식각하는 단계를 포함하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법에 관한 것으로, 반도체 소자 제조공정 중 사진 및 식각공정에 본 발명의 방법을 사용하면 종래와 동일한 장치를 가지고도 종래의 단층 레지스트를 이용한 방법은 물론 실리레이션 방법보다도 더욱 작은 크기의 미세패턴을 형성할 수 있으며, 또한 CD, 즉 패턴의 선폭을 종래방법보다 훨씬 안정적으로 조절·유지할 수 있으므로 차세대 소자개발을 앞당길 수 있고, 생산에 적용시 공정능력 향상으로 수율 향상을 가져오는 효과가 있다.

Description

미세패턴의 형성을 위한 레지스트 패턴 형성 방법
제1a도 내지 제1c도는 종래의 실리레이션 공정도.
제2a도 내지 제2f도는 본 발명의 일실시에에 따른 레지스트 패턴 형성 공정도.
*도면의 주요부분에 대한 부호의 설명
21:하부층 22:제1레지스트
23:제2레지스트 23a:제2레지스트 패턴
24:제3레지스트 24a:Si-기가 결합된 제3 레지스트
24b:산화규소
본 발명은 반도체 소자 제조공정 중 미세 패턴 형성이 필요한 공정에서의 레지스트 패턴 형성 방법에 관한 것이다.
일반적으로, 단층 레지스트 공정으로는 광의 회절로 인하여 공정능력에 한계가 있으며, 리소그라피 공정으로 형성 가능한 패턴의 한계(해상도) 및 초점 여유도(DOF:Depth of Focus)는 레이레이식(Rayleigh's Equation) R = k1·λ/(NA), DOF = k2·λ/(NA)2에 의해 결정된다.
여기서 R은 해상도(Resolution), λ는 노광파장, NA는 노광장비의 렌즈 개구수를 의미하며, k1, k2는 공정관련 상수로서 공정능력에 따라 변하는 값이다. 이중 노광파장 및 렌즈 개구수는 사용장비에 의해 결정되므로 동일장비에서 공정능력을 향상시키기 위해서는 k1값은 작게, k2값은 크게 하는 방법을 강구하여야 한다.
리소그라피 공정에서 동일한 레지스트를 사용할 경우 사용 레지스트의 두께가 얇아지면 상기의 조건, 즉, k1은 작아지고 k2는 커지는 효과를 가져오지만 식각공정시 레지스트도 식각되기 때문에 레지스트가 식각장벽 역할을 수행하기 위해서는 일정두께 이상이 요구되기 때문에 레지스트 두께 조절로 공정능력을 향상시키는 방법에는 한계가 있다.
이러한 문제점을 개선하기 위한 종래의 방법중 하나는 실리레이션(Sililation)방법으로서, 이하 첨부도면 제1a도 내지 제1c도를 통해 종래의 실리레이션 방법을 설명하면 다음과 같다.
먼저, 제1a도와 같이 단차가 심한 하층기판(11) 위에 실리레이션(Sililation) 전용 레지스터(12)를 도포하고, 제1b도와 같이 에너지를 적절히 조절하여 표면노광(Shallow Exposure)을 실시한 다음, Si-분위기의 오븐(Oven) 속에서 베이크(bake)하면 노광 되어 광화학 반응을 일으킨 부분(13)에만 Si-기가 결합한다.
이렇게 처리된 시료를 반응성이온(RIE) 식각 등과 같은 산소를 이용한 건식현상(Dry Development) 방법으로 식각하면 건식현상 과정에서 레지스트에 함유된 Si-기가 산소원자의 결합하게 되므로 노광되어 Si-기가 함유된 부분은 산화규소(SiO2)(13a)로 변하게 되고 산화규소(13a)는 건식현상 과정 중 식각장벽 역할을 하게 되어 최종적으로 제1C도와 같은 레지스트 패턴을 얻을 수 있다.
이러한 종래 방법은 노광부의 가장자리(edge) 부분이 광의 회절로 인하여 새부리(bird's beak)현상이 발생하게 되고 이로 인하여 CD(Critical Dimension), 즉 패턴의 선폭을 요구되는 수치로 조절하기가 매우 어렵다는 문제점을 안고 있어 실용화되지 못하고 있다.
종래 문제점을 해결하기 위해 안출된 본 발명은 해상도 및 초점여유도를 향상시켜 미세패턴을 형성하는 레지스트 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 평탄화된 제1 레지스트 도포하고 하드베이크하는 단계; 해상도 및 초점 여유도가 충분한 두께의 제2레지스트로 패턴을 형성하고 하드베이크하는 단계; 실리레이션된 제3 레지스트를 상기 제2 레지스트 패턴간의 공간에 형성하는 단계; 및 산소를 이용한 건식현상 방법으로 상기 제2 레지스트 패턴 및 상기 제1 레지스트의 소정부위를 식각하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 제2a도 내지 제2f도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2a도 내지 제2f도는 본 발명의 일실시예에 따른 레지스트 패턴 형성 공정도이다.
먼저, 제2a도와 같이 단차가 심한 하층 박막층(21)위에 제1 레지스트(22)를 1㎛이상 두껍게 도포하여 평탄화를 이룬다. 그리고, 평탄화된 제1 레지스트를 이후의 제2 레지스트 도포 및 제2 레지스트 패턴 형성시 제1레지스트(22)를 효과적으로 보호할 목적으로 약 150℃~300℃, 좀더 정확하게는 250℃ 정도의 온도에서 하드 베이크(hard bake)하고, 또 상기 제1 레지스트(22)가 위에 상기와 동일한 목적으로 HMDS(Hexamethyl-Disilazane)(도면에 도시되지 않음)로 표면처리 한다.
이어서, 제1b도와 같이 제2 레지스트(22)를 약 2000~5000Å 정도로 얇게 도포한다.
이어서, 제2c도와 같이 얇은 제2 레지스트(23)에 노광 및 현상의 방법으로 미세 패턴(23a)을 형성시키면 레지스트의 두께가 매우 얇고, 또 평탄화 정도가 아주 우수하므로 해상도 및 초점 여유도가 종래의 두꺼운 단층 레지스트의 경우 및 표면노광(Shallow Exposure)에 의한 실리레이션(Sililation) 방법보다 훨씬 향상되므로 종래방법의 해상한계를 넘는 아주 미세한 패턴을 형성할 수 있다. 이렇게 형성된 미세패턴을 150℃~300℃ 정도의 온도에서 하드 베이크하고, HMDS로 표면처리한다. 그리고 실리레이션(Sililation)용 제3 레지스트(24)를 제2레지스트보다 조금 두껍게, 즉 5000~8000Å 정도로 도포한다.
이어서, 제2d도와 같이 레티클(Reticle)을 사용하지 않고 제3 레지스트(24)를 전면노광한 후, Si-분위기의 오븐(Oven)에서 베이크(bake)하여 Si-기가 결합된 제3 레지스트(24a)를 형성하는 실리레이션 과정을 수행한다.
이어서, 제2e도와 같이 전면식각(Blanket Etch) 등의 방법으로 3000~4000Å 정도 표면층을 식각하여 상기 제2 레지스트 패턴(23a) 표면이 드러나도록 한다. 이때 제3 레지스트(24a) 또한 실리레이션 과정에서 베이크(Bake) 되므로 제2 레지스트 패턴(23a)과 식각 선택비가 유사하게 유지된다.
상기의 방법을 진행함에 있어서, 전면식각을 먼저하고 전면노광 및 실리레이션 과정을 나중에 거쳐도 동일한 결과를 가져오게 됨은 자명하다. 단, 전면식각을 먼저할 경우, 제2 레지스트 패턴(23a)과의 식각선택비를 유지하기 위해서 적정온도, 약 150℃~300℃, 좀더 정확하게는 250℃ 정도의 온도에서 하드 베이크 한 후 전면식각을 실시하여야 한다.
이어서, 제2f도는 반응성 이온식각 등과 같은 산소를 이용한 건식현상(Dry Development) 방법으로 식각하면 종래의 실리레이션과 동일한 메카니즘에 의해 산화규소(24b)로 덮힌 부위 이외의 제1 레지스트(22)는 제거되어 미세 패턴을 얻을 수 있다.
이상 상술한 바와 같은 본 발명은 반도체 소자 제조공정중 사진 및 식각공정에 본 발명의 방법을 사용하면 종래와 동일한 장치를 가지고도 종래의 단층 레지스트를 이용한 방법은 물론 실리레이션 방법보다도 더욱 작은 크기의 미세패턴을 형성할 수 있으며, 또한, CD, 즉 패턴의 선폭을 종래 방법보다 훨씬 안정적으로 조절·유지할 수 있으므로 차세대 소자개발을 앞당길 수 있고, 생산에 적용시 공정능력 향상으로 수율 향상을 가져오는 효과가 있다.

Claims (9)

  1. 평탄화된 제1 레지스트하고 하드베이크 하는 단계; 해상도 및 초점 여유도가 충분한 두께의 제2레지스트를 패턴을 형성하고 하드베이크하는 단계; 실리레이션된 제3 레지스트를 상기 제2 레지스트 패턴간의 공간에 형성하는 단계; 및 산소를 이용한 건식현상 방법으로 상기 제2 레지스트 패턴 및 상기 제1 레지스트의 소정부위를 식각하는 단계를 포함하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.
  2. 제1항에 있어서; 실리레이션된 제3 레지스트를 상기 제2 레지스트 패턴간의 공간에 형성하는 단계는, 전체구조 상부에 제3 레지스트를 도포하고 하드베이크하는 단계; 상기 하드베이크된 제3 레지스트를 상기 제2 레지스트 패턴의 표면이 드러나도록 에치백하는 단계; 상기 에치백된 제3 레지스트를 실리레이션 하는 단계를 더 포함하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.
  3. 제1항에 있어서; 실리레이션된 제3 레지스트를 상기 제2 레지스트 패턴간의 공간에 형성하는 단계는, 전체구조 상부에 제3 레지스트를 도포하는 단계; 상기 제3 레지스트를 실리레이션 하는 단계; 상기 제2 레지스트 패턴의 표면이 드러나도록 에치백하는 단계를 더 포함하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.
  4. 제2항 또는 제3항에 있어서; 상기 제1 레지스트의 두께를 1㎛이상 두껍게 형성하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.
  5. 제4항에 있어서; 상기 제2 레지스트의 두께를 3000Å 내지 5000Å으로 형성하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.
  6. 제5항에 있어서; 상기 제3 레지스트이 두께를 5000Å 내지 8000Å으로 형성하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.
  7. 제2항 또는 제3항에 있어서; 상기 제1, 제2 및 제3 레지스트의 하드베이크 온도는 150℃ 내지 300℃인 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.
  8. 제2항 또는 제3항에 있어서; 상기 제1, 제2 및 제3 레지스트의 하드베이크 온도는 250℃인 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.
  9. 제2항 또는 제3항에 잇어서; 상기 제1, 제2 레지스트의 표면을 HMDS로 표면 처리하는 것을 더 포함하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.
KR1019950043629A 1995-11-24 1995-11-24 미세패턴 형성을 위한 레지스트 패턴 형성 방법 KR0147492B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950043629A KR0147492B1 (ko) 1995-11-24 1995-11-24 미세패턴 형성을 위한 레지스트 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950043629A KR0147492B1 (ko) 1995-11-24 1995-11-24 미세패턴 형성을 위한 레지스트 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR970028820A KR970028820A (ko) 1997-06-24
KR0147492B1 true KR0147492B1 (ko) 1998-08-01

Family

ID=19435657

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950043629A KR0147492B1 (ko) 1995-11-24 1995-11-24 미세패턴 형성을 위한 레지스트 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR0147492B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520669B1 (ko) * 1999-05-06 2005-10-10 주식회사 하이닉스반도체 Ｔｓｉ 공정에 의한 초미세 패턴의 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520669B1 (ko) * 1999-05-06 2005-10-10 주식회사 하이닉스반도체 Ｔｓｉ 공정에 의한 초미세 패턴의 형성방법

Also Published As

Publication number Publication date
KR970028820A (ko) 1997-06-24

Similar Documents

Publication Publication Date Title
KR970007173B1 (ko) 미세패턴 형성방법
US4707218A (en) Lithographic image size reduction
US4803181A (en) Process for forming sub-micrometer patterns using silylation of resist side walls
US4871630A (en) Mask using lithographic image size reduction
US4275286A (en) Process and mask for ion beam etching of fine patterns
JPH11220027A (ja) ハードマスクを用いて半導体基板の開口部を形成する方法
KR20020071843A (ko) 최소 선폭 손실 및 레지스트 손실을 감소시키기 위한실릴화 방법
JPH0588375A (ja) レジストパタンの形成方法
KR100223329B1 (ko) 반도체 소자의 미세 패턴 제조방법
JPH07219237A (ja) 微細レジストパターン形成方法
US5922516A (en) Bi-layer silylation process
US5470681A (en) Phase shift mask using liquid phase oxide deposition
KR0141941B1 (ko) 감광막의 패터닝방법
KR0147492B1 (ko) 미세패턴 형성을 위한 레지스트 패턴 형성 방법
US5064748A (en) Method for anisotropically hardening a protective coating for integrated circuit manufacture
KR0140485B1 (ko) 반도체소자의 미세패턴 제조방법
JPH0722163B2 (ja) コンタクトホール用マスクパターン形成方法
KR100275661B1 (ko) 실리레이션을이용한감광막패턴형성방법
KR0172522B1 (ko) 미세 패턴 형성을 위한 레지스트 패턴 형성 방법
KR100399924B1 (ko) 반도체소자의패턴형성방법
KR0135053B1 (ko) 미세형상 형성방법
KR100380274B1 (ko) 디유브이 공정을 이용한 실리콘 산화막 식각방법
KR0151014B1 (ko) 반도체 소자 미세패턴 형성방법
US6541387B1 (en) Process for implementation of a hardmask
JPH04291345A (ja) パターン形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080418

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee