KR0147492B1 - Method for forming a fine resist pattern - Google Patents

Method for forming a fine resist pattern

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Abstract

본 발명은 평탄화된 제1레지스트 도포하고 하드베이크하는 단계; 해상도 및 초점 여유도가 충분한 두께의 제2레지스트로 패턴을 형성하고 하드베이크 하는 단계; 실리레이션된 제3레지스트를 상기 제2레지시트 패턴간의 공간에 형성하는 단계; 및 산소를 이용한 건식현상 방법으로 상기 제2레지스트 패턴 및 상기 제1레지스트의 소정부위를 식각하는 단계를 포함하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법에 관한 것으로, 반도체 소자 제조공정 중 사진 및 식각공정에 본 발명의 방법을 사용하면 종래와 동일한 장치를 가지고도 종래의 단층 레지스트를 이용한 방법은 물론 실리레이션 방법보다도 더욱 작은 크기의 미세패턴을 형성할 수 있으며, 또한 CD, 즉 패턴의 선폭을 종래방법보다 훨씬 안정적으로 조절·유지할 수 있으므로 차세대 소자개발을 앞당길 수 있고, 생산에 적용시 공정능력 향상으로 수율 향상을 가져오는 효과가 있다.The present invention comprises the steps of applying and hard-baking the first planarized resist; Forming and hard baking a pattern with a second resist having a thickness sufficient for resolution and focus margin; Forming a silicided third resist in a space between the second resist patterns; And etching a predetermined portion of the second resist pattern and the first resist by a dry development method using oxygen, wherein the method of forming a resist pattern for forming a fine pattern comprises: When the method of the present invention is used for photographic and etching processes, it is possible to form fine patterns having a smaller size than the conventional method using the single layer resist as well as the silicide method even with the same apparatus as the conventional method. Since the line width can be controlled and maintained more stably than the conventional method, it is possible to accelerate the development of the next generation device, and when applied to production, it has the effect of improving the yield by improving the process capability.

Description

미세패턴의 형성을 위한 레지스트 패턴 형성 방법Resist pattern formation method for formation of fine pattern

제1a도 내지 제1c도는 종래의 실리레이션 공정도.1A to 1C are conventional siliculation process diagrams.

제2a도 내지 제2f도는 본 발명의 일실시에에 따른 레지스트 패턴 형성 공정도.2a to 2f is a resist pattern forming process according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

21:하부층 22:제1레지스트21: lower layer 22: first resist

23:제2레지스트 23a:제2레지스트 패턴23: second resist 23a: second resist pattern

24:제3레지스트 24a:Si-기가 결합된 제3 레지스트24: third resist 24a: third resist having Si-groups bonded thereto

24b:산화규소24b: silicon oxide

본 발명은 반도체 소자 제조공정 중 미세 패턴 형성이 필요한 공정에서의 레지스트 패턴 형성 방법에 관한 것이다.The present invention relates to a method of forming a resist pattern in a process requiring fine pattern formation in a semiconductor device manufacturing process.

일반적으로, 단층 레지스트 공정으로는 광의 회절로 인하여 공정능력에 한계가 있으며, 리소그라피 공정으로 형성 가능한 패턴의 한계(해상도) 및 초점 여유도(DOF:Depth of Focus)는 레이레이식(Rayleigh's Equation) R = k1·λ/(NA), DOF = k2·λ/(NA)2에 의해 결정된다.In general, a single layer resist process has a limited process capability due to diffraction of light, and the limit (resolution) and depth of focus (DOF) of a pattern that can be formed by a lithography process are Rayleigh's Equation (R). = k 1 .λ / (NA), DOF = k 2 .λ / (NA) 2 .

여기서 R은 해상도(Resolution), λ는 노광파장, NA는 노광장비의 렌즈 개구수를 의미하며, k1, k2는 공정관련 상수로서 공정능력에 따라 변하는 값이다. 이중 노광파장 및 렌즈 개구수는 사용장비에 의해 결정되므로 동일장비에서 공정능력을 향상시키기 위해서는 k1값은 작게, k2값은 크게 하는 방법을 강구하여야 한다.Where R is the resolution, λ is the exposure wavelength, and NA is the lens numerical aperture of the exposure equipment, and k1 and k2 are process-related constants that vary with process capability. Since the double exposure wavelength and the lens numerical aperture are determined by the equipment used, a method of reducing the k 1 value and the k 2 value should be taken to improve the processing capability in the same equipment.

리소그라피 공정에서 동일한 레지스트를 사용할 경우 사용 레지스트의 두께가 얇아지면 상기의 조건, 즉, k1은 작아지고 k2는 커지는 효과를 가져오지만 식각공정시 레지스트도 식각되기 때문에 레지스트가 식각장벽 역할을 수행하기 위해서는 일정두께 이상이 요구되기 때문에 레지스트 두께 조절로 공정능력을 향상시키는 방법에는 한계가 있다.When the same resist is used in the lithography process, when the thickness of the resist used is thin, the above conditions, that is, k1 becomes smaller and k2 becomes larger, but the resist is etched during the etching process, so that the resist serves as an etching barrier. Since the above is required, the method of improving process capability by adjusting resist thickness has a limit.

이러한 문제점을 개선하기 위한 종래의 방법중 하나는 실리레이션(Sililation)방법으로서, 이하 첨부도면 제1a도 내지 제1c도를 통해 종래의 실리레이션 방법을 설명하면 다음과 같다.One conventional method for improving such a problem is a sillation method, which will be described below with reference to the accompanying drawings.

먼저, 제1a도와 같이 단차가 심한 하층기판(11) 위에 실리레이션(Sililation) 전용 레지스터(12)를 도포하고, 제1b도와 같이 에너지를 적절히 조절하여 표면노광(Shallow Exposure)을 실시한 다음, Si-분위기의 오븐(Oven) 속에서 베이크(bake)하면 노광 되어 광화학 반응을 일으킨 부분(13)에만 Si-기가 결합한다.First, a silicide-dedicated resistor 12 is applied onto the lower substrate 11 having a high step as shown in FIG. 1a, and surface exposure is performed by appropriately adjusting energy as shown in FIG. 1b. When baked in an oven in the atmosphere, Si-groups are bonded only to the portion 13 that is exposed and causes a photochemical reaction.

이렇게 처리된 시료를 반응성이온(RIE) 식각 등과 같은 산소를 이용한 건식현상(Dry Development) 방법으로 식각하면 건식현상 과정에서 레지스트에 함유된 Si-기가 산소원자의 결합하게 되므로 노광되어 Si-기가 함유된 부분은 산화규소(SiO2)(13a)로 변하게 되고 산화규소(13a)는 건식현상 과정 중 식각장벽 역할을 하게 되어 최종적으로 제1C도와 같은 레지스트 패턴을 얻을 수 있다.When the treated sample is etched by dry development using oxygen such as reactive ion (RIE) etching, the Si- group contained in the resist is exposed to oxygen atoms in the resist during dry development, so that the Si- group is exposed. The portion is changed to silicon oxide (SiO 2 ) 13a and the silicon oxide 13a serves as an etch barrier during the dry development process, thereby finally obtaining a resist pattern as shown in FIG. 1C.

이러한 종래 방법은 노광부의 가장자리(edge) 부분이 광의 회절로 인하여 새부리(bird's beak)현상이 발생하게 되고 이로 인하여 CD(Critical Dimension), 즉 패턴의 선폭을 요구되는 수치로 조절하기가 매우 어렵다는 문제점을 안고 있어 실용화되지 못하고 있다.This conventional method has a problem that the edge portion of the exposed portion is a bird's beak phenomenon due to the diffraction of light, which is very difficult to adjust the CD (Critical Dimension), that is, the line width of the pattern to the required value We are holding and are not put to practical use.

종래 문제점을 해결하기 위해 안출된 본 발명은 해상도 및 초점여유도를 향상시켜 미세패턴을 형성하는 레지스트 패턴 형성 방법을 제공하는데 그 목적이 있다.The present invention devised to solve the conventional problems is to provide a resist pattern forming method for forming a fine pattern by improving the resolution and the focus margin.

상기 목적을 달성하기 위하여 본 발명은 평탄화된 제1 레지스트 도포하고 하드베이크하는 단계; 해상도 및 초점 여유도가 충분한 두께의 제2레지스트로 패턴을 형성하고 하드베이크하는 단계; 실리레이션된 제3 레지스트를 상기 제2 레지스트 패턴간의 공간에 형성하는 단계; 및 산소를 이용한 건식현상 방법으로 상기 제2 레지스트 패턴 및 상기 제1 레지스트의 소정부위를 식각하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention comprises the steps of applying and hard-baking the first planarized resist; Forming and hard baking a pattern with a second resist having a thickness sufficient for resolution and focus margin; Forming a silicated third resist in the space between the second resist patterns; And etching a predetermined portion of the second resist pattern and the first resist by a dry development method using oxygen.

이하, 첨부된 도면 제2a도 내지 제2f도를 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings 2A through 2F.

제2a도 내지 제2f도는 본 발명의 일실시예에 따른 레지스트 패턴 형성 공정도이다.2A to 2F are process charts for forming a resist pattern according to an embodiment of the present invention.

먼저, 제2a도와 같이 단차가 심한 하층 박막층(21)위에 제1 레지스트(22)를 1㎛이상 두껍게 도포하여 평탄화를 이룬다. 그리고, 평탄화된 제1 레지스트를 이후의 제2 레지스트 도포 및 제2 레지스트 패턴 형성시 제1레지스트(22)를 효과적으로 보호할 목적으로 약 150℃~300℃, 좀더 정확하게는 250℃ 정도의 온도에서 하드 베이크(hard bake)하고, 또 상기 제1 레지스트(22)가 위에 상기와 동일한 목적으로 HMDS(Hexamethyl-Disilazane)(도면에 도시되지 않음)로 표면처리 한다.First, as shown in FIG. 2A, the first resist 22 is thickly applied to the lower thin film layer 21 having a high level of difference of 1 μm or more to achieve flattening. The planarized first resist is hardly hardened at a temperature of about 150 ° C. to 300 ° C., more precisely about 250 ° C. for the purpose of effectively protecting the first resist 22 during the subsequent application of the second resist and the formation of the second resist pattern. It is hard baked and the first resist 22 is surface treated with Hexamethyl-Disilazane (HMDS) (not shown) for the same purpose as above.

이어서, 제1b도와 같이 제2 레지스트(22)를 약 2000~5000Å 정도로 얇게 도포한다.Subsequently, as shown in FIG. 1B, the second resist 22 is applied to a thickness of about 2000 to 5000 kPa.

이어서, 제2c도와 같이 얇은 제2 레지스트(23)에 노광 및 현상의 방법으로 미세 패턴(23a)을 형성시키면 레지스트의 두께가 매우 얇고, 또 평탄화 정도가 아주 우수하므로 해상도 및 초점 여유도가 종래의 두꺼운 단층 레지스트의 경우 및 표면노광(Shallow Exposure)에 의한 실리레이션(Sililation) 방법보다 훨씬 향상되므로 종래방법의 해상한계를 넘는 아주 미세한 패턴을 형성할 수 있다. 이렇게 형성된 미세패턴을 150℃~300℃ 정도의 온도에서 하드 베이크하고, HMDS로 표면처리한다. 그리고 실리레이션(Sililation)용 제3 레지스트(24)를 제2레지스트보다 조금 두껍게, 즉 5000~8000Å 정도로 도포한다.Subsequently, when the fine pattern 23a is formed in the second resist 23, which is thin as shown in FIG. 2C, by the method of exposure and development, the thickness of the resist is very thin and the degree of planarization is excellent. In the case of thick single-layer resists and much better than the siliation method by surface exposure, very fine patterns can be formed that exceed the resolution limit of the conventional method. The micropattern thus formed is hard baked at a temperature of about 150 ° C. to 300 ° C. and surface-treated with HMDS. Then, the third resist 24 for silicide is applied slightly thicker than the second resist, that is, about 5000 to 8000 Pa.

이어서, 제2d도와 같이 레티클(Reticle)을 사용하지 않고 제3 레지스트(24)를 전면노광한 후, Si-분위기의 오븐(Oven)에서 베이크(bake)하여 Si-기가 결합된 제3 레지스트(24a)를 형성하는 실리레이션 과정을 수행한다.Subsequently, after exposing the third resist 24 to the entire surface without using a reticle as shown in FIG. 2d, the third resist 24a having a Si-group bonded thereto is baked in an oven of an Si-atmosphere. Perform the silicide process to form

이어서, 제2e도와 같이 전면식각(Blanket Etch) 등의 방법으로 3000~4000Å 정도 표면층을 식각하여 상기 제2 레지스트 패턴(23a) 표면이 드러나도록 한다. 이때 제3 레지스트(24a) 또한 실리레이션 과정에서 베이크(Bake) 되므로 제2 레지스트 패턴(23a)과 식각 선택비가 유사하게 유지된다.Subsequently, the surface layer of the second resist pattern 23a is exposed by etching a surface layer of about 3000 to 4000Å by a method such as blanket etching as shown in FIG. 2e. At this time, since the third resist 24a is also baked in the silicidation process, the etching selectivity is maintained similar to that of the second resist pattern 23a.

상기의 방법을 진행함에 있어서, 전면식각을 먼저하고 전면노광 및 실리레이션 과정을 나중에 거쳐도 동일한 결과를 가져오게 됨은 자명하다. 단, 전면식각을 먼저할 경우, 제2 레지스트 패턴(23a)과의 식각선택비를 유지하기 위해서 적정온도, 약 150℃~300℃, 좀더 정확하게는 250℃ 정도의 온도에서 하드 베이크 한 후 전면식각을 실시하여야 한다.In proceeding with the above method, it is obvious that the same results are obtained even if the first etching is performed first and the first exposure and silicing are performed later. However, when the front etching is performed first, the surface etching is performed after hard baking at an appropriate temperature of about 150 ° C to 300 ° C and more precisely about 250 ° C in order to maintain an etching selectivity with the second resist pattern 23a. Should be carried out.

이어서, 제2f도는 반응성 이온식각 등과 같은 산소를 이용한 건식현상(Dry Development) 방법으로 식각하면 종래의 실리레이션과 동일한 메카니즘에 의해 산화규소(24b)로 덮힌 부위 이외의 제1 레지스트(22)는 제거되어 미세 패턴을 얻을 수 있다.Subsequently, in FIG. 2f, the first resist 22 other than the portion covered with the silicon oxide 24b is removed by the same mechanism as the conventional silicide when etching by dry development using oxygen such as reactive ion etching. To obtain a fine pattern.

이상 상술한 바와 같은 본 발명은 반도체 소자 제조공정중 사진 및 식각공정에 본 발명의 방법을 사용하면 종래와 동일한 장치를 가지고도 종래의 단층 레지스트를 이용한 방법은 물론 실리레이션 방법보다도 더욱 작은 크기의 미세패턴을 형성할 수 있으며, 또한, CD, 즉 패턴의 선폭을 종래 방법보다 훨씬 안정적으로 조절·유지할 수 있으므로 차세대 소자개발을 앞당길 수 있고, 생산에 적용시 공정능력 향상으로 수율 향상을 가져오는 효과가 있다.As described above, according to the present invention, when the method of the present invention is used for a photolithography and an etching process in a semiconductor device manufacturing process, even with the same apparatus as in the related art, a finer microparticle having a smaller size than a conventional method using a single layer resist as well as a silicide method The pattern can be formed, and the line width of the CD, that is, the pattern can be controlled and maintained much more stably than the conventional method, thereby speeding up the development of next-generation devices, and improving the process capability when applied to production. have.

Claims (9)

평탄화된 제1 레지스트하고 하드베이크 하는 단계; 해상도 및 초점 여유도가 충분한 두께의 제2레지스트를 패턴을 형성하고 하드베이크하는 단계; 실리레이션된 제3 레지스트를 상기 제2 레지스트 패턴간의 공간에 형성하는 단계; 및 산소를 이용한 건식현상 방법으로 상기 제2 레지스트 패턴 및 상기 제1 레지스트의 소정부위를 식각하는 단계를 포함하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.Hardening and first planarizing the first resist; Patterning and hardbaking a second resist having a thickness sufficient for resolution and focus margin; Forming a silicated third resist in the space between the second resist patterns; And etching a predetermined portion of the second resist pattern and the first resist by a dry development method using oxygen. 제1항에 있어서; 실리레이션된 제3 레지스트를 상기 제2 레지스트 패턴간의 공간에 형성하는 단계는, 전체구조 상부에 제3 레지스트를 도포하고 하드베이크하는 단계; 상기 하드베이크된 제3 레지스트를 상기 제2 레지스트 패턴의 표면이 드러나도록 에치백하는 단계; 상기 에치백된 제3 레지스트를 실리레이션 하는 단계를 더 포함하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.The method of claim 1; The forming of the silized third resist in the space between the second resist patterns may include applying and hard-baking the third resist over the entire structure; Etching the hard-baked third resist to expose the surface of the second resist pattern; And silencing the etched-back third resist. 제1항에 있어서; 실리레이션된 제3 레지스트를 상기 제2 레지스트 패턴간의 공간에 형성하는 단계는, 전체구조 상부에 제3 레지스트를 도포하는 단계; 상기 제3 레지스트를 실리레이션 하는 단계; 상기 제2 레지스트 패턴의 표면이 드러나도록 에치백하는 단계를 더 포함하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.The method of claim 1; The forming of the silized third resist in the space between the second resist patterns includes: applying a third resist over the entire structure; Silicifying the third resist; And etching back to expose the surface of the second resist pattern. 제2항 또는 제3항에 있어서; 상기 제1 레지스트의 두께를 1㎛이상 두껍게 형성하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.The method of claim 2 or 3; Resist pattern forming method for forming a fine pattern, characterized in that for forming a thickness of the first resist to 1㎛ thick. 제4항에 있어서; 상기 제2 레지스트의 두께를 3000Å 내지 5000Å으로 형성하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.The method of claim 4; The resist pattern forming method for forming a fine pattern, characterized in that for forming a thickness of the second resist to 3000 ~ 5000Å. 제5항에 있어서; 상기 제3 레지스트이 두께를 5000Å 내지 8000Å으로 형성하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.The method of claim 5; The resist pattern forming method for forming a fine pattern, characterized in that the third resist to form a thickness of 5000 kPa to 8000 kPa. 제2항 또는 제3항에 있어서; 상기 제1, 제2 및 제3 레지스트의 하드베이크 온도는 150℃ 내지 300℃인 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.The method of claim 2 or 3; The hard bake temperature of the first, second and third resist is 150 ℃ to 300 ℃ resist pattern forming method for forming a fine pattern, characterized in that. 제2항 또는 제3항에 있어서; 상기 제1, 제2 및 제3 레지스트의 하드베이크 온도는 250℃인 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.The method of claim 2 or 3; The hard bake temperature of the first, second and third resists is 250 ℃ method for forming a resist pattern for the formation of a fine pattern. 제2항 또는 제3항에 잇어서; 상기 제1, 제2 레지스트의 표면을 HMDS로 표면 처리하는 것을 더 포함하는 것을 특징으로 하는 미세패턴 형성을 위한 레지스트 패턴 형성 방법.In accordance with claim 2 or 3; The method of claim 1, further comprising surface-treating the surface of the first and second resists with HMDS.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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