KR0135053B1 - 미세형상 형성방법 - Google Patents

미세형상 형성방법

Info

Publication number
KR0135053B1
KR0135053B1 KR1019940009395A KR19940009395A KR0135053B1 KR 0135053 B1 KR0135053 B1 KR 0135053B1 KR 1019940009395 A KR1019940009395 A KR 1019940009395A KR 19940009395 A KR19940009395 A KR 19940009395A KR 0135053 B1 KR0135053 B1 KR 0135053B1
Authority
KR
South Korea
Prior art keywords
pattern
film
photoresist
forming
etching
Prior art date
Application number
KR1019940009395A
Other languages
English (en)
Other versions
KR950030247A (ko
Inventor
최용규
Original Assignee
문정환
금성일렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 금성일렉트론 주식회사 filed Critical 문정환
Priority to KR1019940009395A priority Critical patent/KR0135053B1/ko
Publication of KR950030247A publication Critical patent/KR950030247A/ko
Application granted granted Critical
Publication of KR0135053B1 publication Critical patent/KR0135053B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 저온공정에서 형성한 CVD막 사이드월을 이용하여 공정이 간단하며, 형성된 미세패턴이 홀인 경우 홀의 측면 모양을 개선한 미세형상 형성방법에 관한 것이다.
본 발명은 반도체 소자 제조 공정에서 사용되는 미세형상 형성방법에 있어서, a) 하지층 위에 패턴이 형성될 패턴막을 형성하고, 패턴막 상에 포토레지스트를 코팅하고 노광 및 현상하여 포토레지스트패턴을 형성하는 단계와, b) 저온에서 CVD방식으로 박막을 증착하여 CVD막을 형성한 뒤, 에치백하여 포토레지스트패턴의 측면에 CVD막사이드월을 형성하는 단계와, c) 상기 사이드월과 포토레지스트패턴을 식각마스크로하여 하층의 패턴막을 식각하여 미세패턴을 형성하는 단계로 이루어진 미세형상 형성방법이다.

Description

미세형상 형성방법
제1도는 종래의 미세형상 형성방법의 공정도이고,
제2도는 본 발명의 미세형상 형성방법의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 하지층 12 : 산화막
13 : 제1폴리실리콘 14,24 : 포토레지스트
15 : 제2폴리실리콘 16 : 폴리실리콘사이드월
25 : CVD막 26 : CVD막사이드월
22 : 패턴막
본 발명은 반도체소자제조 공정 중에서 미세형상 형성방법에 관한 것으로서, 특히 미세 패턴을 형성함으로서 고집적 반도체소자의 생산에 적합하도록 한 미세형상 형성방법에 관한 것이다.
반도체장치의 고집적화경향에 따라 소자의 사이즈를 줄이는 것이 반도체장치 제조의 관건이 되어왔다. 그런데 반도체제조공정 중에 포토리소그래피공정으로 콘텍홀 또는 비아홀 등의 홀형성을 위한 패턴을 형성하게 되는데, 이때에 사용하는 노광장치는 다음의 식에 따라 최소선폭이 결정되어 홀패턴의 크기에 한계가 존재하게 된다.
R=L·λ/ NA
여기에서 R은 초점심도(Depth Of Focus)이고, λ는 노광장치의 파장이며, NA(Numerical Aperture)는 노광장치에 따라 주어지는 특성이고 K는 상수이다.
종래에는 노광장치의 최소선폭보다 더 미세한 패턴을 형성하기 위하여 폴리실리콘사이드월을 이용하는 방법을 사용하였다.
제1도는 종래의 미세형상 형성방법의 공정도이다.
도면을 참조로 폴리실리콘 사이드월을 이용한 미세형상 형상기술을 설명하면 다음과 같다.
제1도의 (a)와 같이 하지층(11)위에 홀을 형성할 산화막(12)을 증착하고, 산화막(12) 위에 제1폴리실리콘(13)을 증착한다.
그 위에 포토레지스트(Photo Resist=P.R.)를 도포한 뒤, 포토리소그래피에 의하여 P.R.패턴(14)을 형성한다.
제1도의 (b)와 같이 P.R.패턴(14)을 마스크로하여 제1폴리실리콘(13)을 식각하여 격리영역의 제1폴리실리콘을 제거한다.
제1도의 (c)와 같이 P.R.패턴을 제거하고, 홀을 형성할 영역과 제1폴리실리콘 상에 제2폴리실리콘(15) 박막을 적층한다.
제1도의 (d)와 같이 이방성에치에 의하여 제 2 폴리실리콘(15)을 에치백하여 폴리실리콘사이드월(16)을 형성 및 홀을 형성할 부위의 산화막 표면을 개방한다.
제1도의 (e)와 같이 폴리실리콘사이드월(16)을 마스크로하여 산화막(12)의 에치를 실시하여 노광장치의 최소선폭보다 미세한 사이즈의 홀을 형성할 수 있다.
이와 같은 종래기술의 구조에서 폴리실리콘사이드월을 사용함에 의하여 노광장치의 최소선폭보다 크기가 축소되어 미세패턴이 가능하게 되었다. 그리고 폴리실리콘사이드월의 두께를 조절함으로서 미세형상 패턴의 크기조절이 가능하였고, 산화막과 폴리실리콘 간의 에치레이트 차이가 크기 때문에 산화막을 식각하여 홀을 형성할 때 폴리실리콘 박막이 식각에 대한 마스크로서 역할을 수행할 수 있었다.
그러나, 이러한 종래의 기술은 사이드월을 형성하기 위하여 제 1 및 제 2 폴리실리콘을 증착하는 공정 2회와, 에치공정 1회가 각각 추가되므로 공정수가 증가하는 문제와, 그에 따른 작업비용과 생산 시간의 증가하는 새로운 문제를 유발하였다.
다음으로는 폴리실리콘의 작업온도가 600℃이상인 열공정이어서 메탈공정 이후에서는 이 방법을 사용할 수 없다는 제약이 있었다.
그리고 열공정에 의하여 불순물로서 주입된 도우펀트가 확산하여 도우펀트농도를 감소시켰다.
또 식각공정 완료 후에는 산화막 위에 폴리실리콘의 잔류물이 남아있어서 소자의 신뢰도를 저하시키는 문제가 있었다.
본 발명은 위와 같은 문제점을 개선하기 위하여 저온공정에서 형성한 CVD막 사이드월을 이용하며, 공정수도 줄이고, 형성된 미세패턴이 홀인 경우 홀의 측면 모양을 개선한 미세형상 형성방법을 제공하는 것이 본 발명의 목적이다.
본 발명은 반도체 소자 제조 공정에서 사용되는 미세형상 형성방법에 있어서, 가) 하지층 위에 패턴이 형성될 패턴막을 형성하고, 패턴막 상에 포토레지스트를 코팅하고 노광 및 현상하여 포토레지스트패턴을 형성하는 단계와, 나) 저온에서 CVD 방식으로 박막을 증착하여 CVD막을 형성한 뒤, 에치백하여 포토레지스트패턴의 측면에 CVD막사이드월을 형성하는 단계와, 다) 상기 사이드월과 포토레지스트패턴을 식각마스크로하여 하층의 패턴막을 식각하여 미세패턴을 형성하는 단계로 구성한다.
제2도는 본 발명의 미세형상 형성방법에 의한 제조공정도를 도시한 것이다.
첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하면 다음과 같다.
제2도의 (a)와 같이 하지층(21) 위에 패턴 예로서 홀이나 라인을 형성할 패턴막(22)을 형성한다. 이때 패턴막(22)은 산화막, 폴리실리콘 또는 A1등과 같은 금속 중의 하나로 형성한다.
이러한 패턴막(22) 위에 포토레지스트를 코팅하고 노광 및 현상하여 홀을 형성할 영역의 패턴막 위의 포토레지스트를 제거하여 노관장비가 허용하는 치수로 포토레지스트패턴(24)을 형성한다.
다음 제2도의 (b)와 같이 250℃이하의 낮은 온도에서 CVD방식(또는 플라즈마 CVD방식)으로 박막을 증착하여 CVD막(25)을 형성한다. 여기서 CVD막(25)은 산화막(Si2O), 질화막(SiN) 또는 비정질 Si(Armorphous Si)중의 하나로 형성한다.
제2도의 (c)와 같이 CVD박막을 에치백하여 포토레지스트패턴(24)의 측면에 CVD막사이드월(26)을 형성한다.
제2도의 (d)와 같이 앞에서 형성한 사이드월(26)과 포토레지스트패턴(24)을 식각마스크로하여 패턴을 형성할 부위의 패턴막(22)을 식각하여 원하는 미세패턴을 형성한다.
이때 산화막으로 형성한 패턴막(22)에 홀을 형성할 경우, 사이드월 역시 산화막으로 형성하여 패턴막의 식각공정 동안 사이드월(26)도 함께 제거함으로서 최종적으로 패턴막에 홀을 형성하는 식각이 완료되었을때에는 포토레지스트패턴 측면의 사이드월은 필요에 따라 왼전히 제거할 수도 있고, 일부 남길 수도 있다.
또한 포토레지스트의 측면에 형성되는 사이드월 물질과 하층의 산화막간의 식각특성 차이에 따라 콘택프로파일을 다양하게 할 수 있다. 즉, 수직인 단면을 갖기 위해서는 식각특성이 이방성식가이 되어야하고, 단면이 경사를 갖기 위해서는 등방성식각과 이방성식각특성을 조절함으로서 원하는 단면을 얻을 수 있다.
폴리실리콘으로 형성한 패턴막에 라인을 형성할 경우에도 사이드월과 포토레지스트패턴을 마스크로 식각하여 라인을 형성할 영역의 패턴막을 제거한다. 식각완료 후 남은 사이드월은 산화막 스트리퍼에 넣어 제거한다.
이때 스트리퍼는 CVD산화막과 폴리실리콘에 대한 에치레이트의 차가 큰 스트리퍼를 사용한다.
본 발명의 마지막 공정으로 제 2 도의 (e)에 도시한 바와 같이 포토레지스트패턴(24)을 제거하면 된다.
본 발명의 또다른 실시예로서 포토레지스트패턴의 형성 후, CVD박막을 증착하기 전에 CVD막(25)의 형질변경방지공정을 추가하는 방법이 있다.
이 공정은 포토레지스트의 증기(VAPOR)에 의해 CVD막의 형질이 변하는 것을 막기 위하여 포토레지스트를 경화하는 공정이다.
본 발명을 사용함으로서 노광장비의 최소선폭의 한계를 넘어선 미세 패턴의 가공이 가능하므로 고집적반도체소자의 제조가 가능하다.
또한 250℃ 이하의 저온공정이므로 메틸공정 이후에도 실시가능하다.
또한 도우펀트농도에 영향을 주지 않는다.
공정이 축소되는 효과가 있고, 패턴 형성후 패턴 상에 잔류물이 남지 않는다.

Claims (5)

  1. 반도체 소자 제조 공정에서 사용되는 미세형상 형성방법에 있어서, 가) 하지층 위에 패턴이 형성될 패턴막을 형성하고, 패턴막 상에 포토레지스트를 코팅하고 노광 및 현상하여 포토레지스트패턴을 형성하는 단계와, 나) 상기 하지층과 포토레지스트 패턴 상에 절연막을 증착한 후 상기 절연막을 에치백하여 포토레지스트패턴의 측면에 사이드월을 형성하는 단계와, 다) 상기 사이드월과 포토레지스트패턴을 식각마스크로하여 하층의 패턴막을 식각하여 미세패턴을 형성하는 단계를 포함하는 것이 특징인 미세형상 형성방법.
  2. 제1항에 있어서, 상기 패턴막은 산화막, 폴리실리콘 또는 금속 중의 어느 하나를 증착하여 형성하는 것이 특징인 미세형상 형성방법.
  3. 제1항에 있어서, 상기 절연막은 250℃이하의 낮은 온도에서 산화막, 질화막 또는 비정질 Si중의 어느 하나로서 형성하는 것이 특징인 미세형상 형성방법.
  4. 제1항에 있어서, 상기 (가)단계에서 포토레지스트패턴 형성 후에 250℃의 온도까지 열을 가하여서 포토레지스트를 경화시켜서 상기 절연막 형질변경방지공정을 실시하는 것이 특징인 미세형상 형성방법.
  5. 제1항에 있어서, 상기 다)단계의 패턴막을 식각할 때 사이드월을 함께 제거하는 것이 특징인 미세형상 형성방법.
KR1019940009395A 1994-04-30 1994-04-30 미세형상 형성방법 KR0135053B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940009395A KR0135053B1 (ko) 1994-04-30 1994-04-30 미세형상 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940009395A KR0135053B1 (ko) 1994-04-30 1994-04-30 미세형상 형성방법

Publications (2)

Publication Number Publication Date
KR950030247A KR950030247A (ko) 1995-11-24
KR0135053B1 true KR0135053B1 (ko) 1998-04-20

Family

ID=19382175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940009395A KR0135053B1 (ko) 1994-04-30 1994-04-30 미세형상 형성방법

Country Status (1)

Country Link
KR (1) KR0135053B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100344767B1 (ko) * 1999-10-28 2002-07-19 주식회사 하이닉스반도체 반도체장치의 미세패턴 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100344767B1 (ko) * 1999-10-28 2002-07-19 주식회사 하이닉스반도체 반도체장치의 미세패턴 형성방법

Also Published As

Publication number Publication date
KR950030247A (ko) 1995-11-24

Similar Documents

Publication Publication Date Title
US4707218A (en) Lithographic image size reduction
US7105442B2 (en) Ashable layers for reducing critical dimensions of integrated circuit features
KR100340879B1 (ko) 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 게이트 전극 형성방법
US6211557B1 (en) Contact structure using taper contact etching and polycide step
KR100310257B1 (ko) 반도체소자의 미세 패턴의 제조방법
US20030064585A1 (en) Manufacture of semiconductor device with spacing narrower than lithography limit
KR0135053B1 (ko) 미세형상 형성방법
KR20050065745A (ko) 반도체 소자의 패턴 형성 방법
US5856067A (en) Contact photolithographic process for realizing metal lines on a substrate by varying exposure energy
KR100390912B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100272517B1 (ko) 반도체 소자의 마스크 제조 방법
KR0147492B1 (ko) 미세패턴 형성을 위한 레지스트 패턴 형성 방법
KR100257770B1 (ko) 반도체 소자의 미세한 전도막 패턴 형성 방법
KR100261167B1 (ko) 반도체 소자의 게이트 제조방법
KR100256809B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100399924B1 (ko) 반도체소자의패턴형성방법
JPS63258020A (ja) 素子分離パタ−ンの形成方法
KR100559641B1 (ko) 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법
KR19990081061A (ko) 반도체장치의 미세 콘택홀 형성방법
KR100460718B1 (ko) 금속 절연체 금속 캐패시터 제조 방법
KR100524811B1 (ko) 반도체장치의미세패턴형성방법
KR100251988B1 (ko) 반도체 장치의 포토레지스트 패턴 형성방법
KR100365745B1 (ko) 반도체장치의콘택홀형성방법
KR100382548B1 (ko) 반도체 소자의 제조방법
KR20020044895A (ko) 반도체소자의 게이트전극 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061211

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee