JPH0722163B2 - コンタクトホール用マスクパターン形成方法 - Google Patents
コンタクトホール用マスクパターン形成方法Info
- Publication number
- JPH0722163B2 JPH0722163B2 JP2341157A JP34115790A JPH0722163B2 JP H0722163 B2 JPH0722163 B2 JP H0722163B2 JP 2341157 A JP2341157 A JP 2341157A JP 34115790 A JP34115790 A JP 34115790A JP H0722163 B2 JPH0722163 B2 JP H0722163B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- contact hole
- mask pattern
- forming
- photoresist layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 44
- 239000010409 thin film Substances 0.000 claims description 52
- 229920002120 photoresistant polymer Polymers 0.000 claims description 47
- 238000005530 etching Methods 0.000 claims description 26
- 239000010408 film Substances 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 2
- 239000008367 deionised water Substances 0.000 claims description 2
- 229910021641 deionized water Inorganic materials 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 238000010304 firing Methods 0.000 claims 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 238000007598 dipping method Methods 0.000 claims 1
- 230000007261 regionalization Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000000149 argon plasma sintering Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/102—Mask alignment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は高集積半導体製造工程のコンタクトホール用マ
スクパターン形成方法に関するもので、特に、コンタク
トホールを形成しようとする半導体物質層で段階が著し
い部分に精巧かつ微細なコンタクトホール用マスクパタ
ーンを形成するためSOG膜を使用してコンタクトホール
用マスクパターンを形成するコンタクトホール用のマス
クパターン形成方法に関するものである。
スクパターン形成方法に関するもので、特に、コンタク
トホールを形成しようとする半導体物質層で段階が著し
い部分に精巧かつ微細なコンタクトホール用マスクパタ
ーンを形成するためSOG膜を使用してコンタクトホール
用マスクパターンを形成するコンタクトホール用のマス
クパターン形成方法に関するものである。
（従来の技術） 一般的に、単層のフォトレジスト層を使用して光リソグ
ラフィー（Optical Lithography）方式によってコンタ
クトホール用マスクパターン工程時、コンタクトマスク
パターンが形成される部分の面積が著しく微細な場合、
露光が透過される面積は著しく少ないため著しい光の散
乱および干渉現象によって解像度が実際のコンタクトマ
スクパターンのレイアウトを形成するラインパターンに
比して略0.1〜0.2μｍ以上減少することになる。また、
素子の集積度が増加するに従って形成すべきマスクパタ
ーンのサイズが漸次に小さくなる。
ラフィー（Optical Lithography）方式によってコンタ
クトホール用マスクパターン工程時、コンタクトマスク
パターンが形成される部分の面積が著しく微細な場合、
露光が透過される面積は著しく少ないため著しい光の散
乱および干渉現象によって解像度が実際のコンタクトマ
スクパターンのレイアウトを形成するラインパターンに
比して略0.1〜0.2μｍ以上減少することになる。また、
素子の集積度が増加するに従って形成すべきマスクパタ
ーンのサイズが漸次に小さくなる。
従って、64M級以上のDRAM高集積半導体素子の製造工程
時、例えば、0.5μｍ×0.5μｍ程度以下のコンタクトホ
ールの形成時、マスクパターンが著しく難しくなるのみ
でなく、コンタクトホール形成用のフォトレジストマス
ク層の外形形態には傾斜が著しく発生する。また多層構
造の半導体素子の場合、コンタクトマスクの下部層の段
差に起因してコンタクトマスク層のフォトレジスト層の
厚さが不規則なので多数のコンタクトホールの形成時に
はコンタクトホール間の臨界寸法（Critical Dimensio
n）制御が難しくなる。
時、例えば、0.5μｍ×0.5μｍ程度以下のコンタクトホ
ールの形成時、マスクパターンが著しく難しくなるのみ
でなく、コンタクトホール形成用のフォトレジストマス
ク層の外形形態には傾斜が著しく発生する。また多層構
造の半導体素子の場合、コンタクトマスクの下部層の段
差に起因してコンタクトマスク層のフォトレジスト層の
厚さが不規則なので多数のコンタクトホールの形成時に
はコンタクトホール間の臨界寸法（Critical Dimensio
n）制御が難しくなる。
特に、またリソグラフ装備であるディープU.V（Deep U.
V;＝193nmないし248nm）の波長を使用するレーザステッ
パー（Laser Stepper）を用いてコンタクトホール用マ
スクパターンを形成しようとする時、ディープU.Vソー
スの低強度力（Low Intensity Power）およびディープ
U.V用フォトレジストの低感度（Insensitivity）によっ
て多い量の露光エネルギを必要とすることによって、結
局、工程時間が長くなるようになる。そして、多量のエ
ネルギ消耗によって上記ディープU.Vソースの寿命短縮
および経費増加をもたらす事になる問題点があった。
V;＝193nmないし248nm）の波長を使用するレーザステッ
パー（Laser Stepper）を用いてコンタクトホール用マ
スクパターンを形成しようとする時、ディープU.Vソー
スの低強度力（Low Intensity Power）およびディープ
U.V用フォトレジストの低感度（Insensitivity）によっ
て多い量の露光エネルギを必要とすることによって、結
局、工程時間が長くなるようになる。そして、多量のエ
ネルギ消耗によって上記ディープU.Vソースの寿命短縮
および経費増加をもたらす事になる問題点があった。
（課題を解決するための手段） 従って、本発明は上記の短所を解消して64Mクラス以上
のDRAMの高集積半導体の素子で用い得る0.5μｍ×0.5μ
ｍクラス以下のコンタクトホール用のマスクパターンを
容易に形成するために、SOG（Silicon On Glass）薄膜
の形成および除去工程を利用するコンタクトホール用の
マスクパターン形成方法を供するのにその目的がある。
のDRAMの高集積半導体の素子で用い得る0.5μｍ×0.5μ
ｍクラス以下のコンタクトホール用のマスクパターンを
容易に形成するために、SOG（Silicon On Glass）薄膜
の形成および除去工程を利用するコンタクトホール用の
マスクパターン形成方法を供するのにその目的がある。
本発明によって、前述のSOG薄膜を利用して、コンタク
トホール用マスクパターンを形成する理由は次のとおり
である。一般的に、16Mクラス以上のDRAMのデザインル
ールは少なくとも0.5-0.6μｍの線幅の寸法を必要とし6
4Mクラス以上のDRAMのデザインルールは0.3-0.4μｍ程
度を要求して居るため、高度の解像度を有する露光装備
を必要とする。従って、解像度の増加のための光リソグ
ラフィ装置の場合は大きく二つの観点から開発進行され
て居る。
トホール用マスクパターンを形成する理由は次のとおり
である。一般的に、16Mクラス以上のDRAMのデザインル
ールは少なくとも0.5-0.6μｍの線幅の寸法を必要とし6
4Mクラス以上のDRAMのデザインルールは0.3-0.4μｍ程
度を要求して居るため、高度の解像度を有する露光装備
を必要とする。従って、解像度の増加のための光リソグ
ラフィ装置の場合は大きく二つの観点から開発進行され
て居る。
第１は、投影レンズの数値口径N.A（Numerical Apertur
e）の大口径化であり、第２は露光波長の短波長化が試
図されて居り、次式によって容易に理解でき得る。即
ち、装備の解像能力をＲとすれば、 R:解像能力 K:工程常数（0.4-0.8） λ：露光波長 N.A:Numerical Aperture で示される。従って、式（１）によると、N.Aは増加、
λは減少、Ｋが減少すれば自ずから解像能力Ｒは良くな
る。しかし次の式で分かるように投影レンズの数値口径
N.Aが大きくなる程、レンズの焦点深度D.O.F（Depth of
Focus）が急激に減少される。即ち、 従って、解像能力を増加させるために投影レンズの数値
口径N.Aを大きくすると焦点深度が減少し、それによっ
て段差のない偏平なウェーハ上にマスクパターン形成時
には大きな問題とならない。しかしウェーハの段差が深
い所では焦点深度が短いため、それによって反って解像
能力が減少されて工程制御が難しくなる。
e）の大口径化であり、第２は露光波長の短波長化が試
図されて居り、次式によって容易に理解でき得る。即
ち、装備の解像能力をＲとすれば、 R:解像能力 K:工程常数（0.4-0.8） λ：露光波長 N.A:Numerical Aperture で示される。従って、式（１）によると、N.Aは増加、
λは減少、Ｋが減少すれば自ずから解像能力Ｒは良くな
る。しかし次の式で分かるように投影レンズの数値口径
N.Aが大きくなる程、レンズの焦点深度D.O.F（Depth of
Focus）が急激に減少される。即ち、 従って、解像能力を増加させるために投影レンズの数値
口径N.Aを大きくすると焦点深度が減少し、それによっ
て段差のない偏平なウェーハ上にマスクパターン形成時
には大きな問題とならない。しかしウェーハの段差が深
い所では焦点深度が短いため、それによって反って解像
能力が減少されて工程制御が難しくなる。
従って、自ずから装置の開発がN.Aの高度化と共に露光
波長の短波長化が試図されて居る。上述の短波長化の試
図は解像度が良くなり、焦点深度D.O.Fの減少率が自乗
に反比例して増加するN.Aの大口経化よりは反って有利
であるためである。
波長の短波長化が試図されて居る。上述の短波長化の試
図は解像度が良くなり、焦点深度D.O.Fの減少率が自乗
に反比例して増加するN.Aの大口経化よりは反って有利
であるためである。
また、同一な装備下でも、形成するマスタパターンの寸
法が小さい程焦点深度D.O.Fは減少するようになる。例
示すると線幅の寸法1.0μｍから２μｍの焦点深度が得
られると線幅の寸法0.5μｍでは略1.2μｍ程度の焦点深
度の他には得られない。
法が小さい程焦点深度D.O.Fは減少するようになる。例
示すると線幅の寸法1.0μｍから２μｍの焦点深度が得
られると線幅の寸法0.5μｍでは略1.2μｍ程度の焦点深
度の他には得られない。
従って、64Mクラス以上のDRAM素子の場合、設計規則が
線幅寸法の略0.4μｍまたはそれ以下であるため、一時
的に偏平なウェーハ上から希む解像度が問題である。も
しも、偏平なウェーハから望む解像度が得るとしても、
ウェーハに段差が存在する時にはこれに因り解像能力が
難しくなる。このように段差による影響を可能な限り減
少させるため、設計時に段差を縮める方向に工程設計す
べきである。これに付加して、リソグラフィー工程時に
SOG薄膜のような中間物質を用いて段差を平坦化させる
ことによって、段差による解像能力の減少影響が除去さ
せることになる。
線幅寸法の略0.4μｍまたはそれ以下であるため、一時
的に偏平なウェーハ上から希む解像度が問題である。も
しも、偏平なウェーハから望む解像度が得るとしても、
ウェーハに段差が存在する時にはこれに因り解像能力が
難しくなる。このように段差による影響を可能な限り減
少させるため、設計時に段差を縮める方向に工程設計す
べきである。これに付加して、リソグラフィー工程時に
SOG薄膜のような中間物質を用いて段差を平坦化させる
ことによって、段差による解像能力の減少影響が除去さ
せることになる。
本発明によるコンタクトホールのパターン形成工程方法
によると、 半導体基板の上部の一部に互いに離隔されて形成された
所定の１次パターンの間に位置したコンタクト領域にコ
ンタクトホールを形成するための高集積半導体素子用マ
スクパターン形成方法において、 上記半導体基板の上部および１次パターンの上部に絶縁
層を沈着する段階と、 上記絶縁層の上部にエッチング停止層の窒化膜層を沈着
する段階と、 上記窒化膜層の上部に所定の厚さのSOG薄膜を形成する
段階と、 上記SOG薄膜を所定の温度および時間で熱処理して焼成
工程を行う段階と、 上記熱処理されたSOG薄膜の上部に第１フォトレジスト
層を形成する段階と、 上記第１フォトレジスト層およびSOG薄膜の一部をエッ
チングし、上記１次パターンの間に位置する窒化膜上部
にSOG薄膜および第１フォトレジスト層を包含する２次
パターンを形成する段階と、 上記２次パターン用SOG薄膜上部の第１フォトレジスト
層を除去する段階と、 上記SOG薄膜を包含する全体の構造表面上に第２フォト
レジスト層を沈着する段階と、 上記SOG薄膜の上部が露出されるまで上記第２フォトレ
ジスト層を全面エッチングして硬化させる段階と、 上記コンタクト領域の窒化膜上部の一部が露出されるよ
うに上記上部が露出されたSOG薄膜を所定のエッチング
溶液に浸漬することによって除去し、上記第２フォトレ
ジスト層のコンタクト領域にコンタクトホール用のマス
クパターンを形成し、それによって、上記コンタクトホ
ール用マスクパターンに沿って上記露出された窒化膜の
一部およびその下の絶縁層を順次にエッチングして上記
１次パターン間のコンタクト領域に精巧なコンタクトホ
ールを形成することを特徴とする。
によると、 半導体基板の上部の一部に互いに離隔されて形成された
所定の１次パターンの間に位置したコンタクト領域にコ
ンタクトホールを形成するための高集積半導体素子用マ
スクパターン形成方法において、 上記半導体基板の上部および１次パターンの上部に絶縁
層を沈着する段階と、 上記絶縁層の上部にエッチング停止層の窒化膜層を沈着
する段階と、 上記窒化膜層の上部に所定の厚さのSOG薄膜を形成する
段階と、 上記SOG薄膜を所定の温度および時間で熱処理して焼成
工程を行う段階と、 上記熱処理されたSOG薄膜の上部に第１フォトレジスト
層を形成する段階と、 上記第１フォトレジスト層およびSOG薄膜の一部をエッ
チングし、上記１次パターンの間に位置する窒化膜上部
にSOG薄膜および第１フォトレジスト層を包含する２次
パターンを形成する段階と、 上記２次パターン用SOG薄膜上部の第１フォトレジスト
層を除去する段階と、 上記SOG薄膜を包含する全体の構造表面上に第２フォト
レジスト層を沈着する段階と、 上記SOG薄膜の上部が露出されるまで上記第２フォトレ
ジスト層を全面エッチングして硬化させる段階と、 上記コンタクト領域の窒化膜上部の一部が露出されるよ
うに上記上部が露出されたSOG薄膜を所定のエッチング
溶液に浸漬することによって除去し、上記第２フォトレ
ジスト層のコンタクト領域にコンタクトホール用のマス
クパターンを形成し、それによって、上記コンタクトホ
ール用マスクパターンに沿って上記露出された窒化膜の
一部およびその下の絶縁層を順次にエッチングして上記
１次パターン間のコンタクト領域に精巧なコンタクトホ
ールを形成することを特徴とする。
本発明によるとコンタクトホール用マスクパターン形成
方法で上記２次パターンを形成する段階は、 上記SOG薄膜の一部が露出されるように上記コンタクト
領域に位置する上記SOG薄膜上部の第１フォトレジスト
層の一部だけ残して余りの第１フォトレジスト層を除去
する段階と、 上記コンタクト領域の上部以外の露出されたSOG薄膜を
エッチングする段階とを含むことを特徴とする。
方法で上記２次パターンを形成する段階は、 上記SOG薄膜の一部が露出されるように上記コンタクト
領域に位置する上記SOG薄膜上部の第１フォトレジスト
層の一部だけ残して余りの第１フォトレジスト層を除去
する段階と、 上記コンタクト領域の上部以外の露出されたSOG薄膜を
エッチングする段階とを含むことを特徴とする。
（実施例） 以下、本発明を添付の図面を参考として詳細に説明する
ことにする。
ことにする。
第１図はコンタクトホール用パターン形成のためのマス
クパターン工程を行う以前のシリコン基板（または導電
層）（１）の断面図を示す。シリコン基板（１）上部に
導電層（２）または絶縁層を沈着して、その一定部分を
エッチングして上記シリコン基板（１）上部の一部に１
次パターン（2Aおよび2B）を形成する。そして、その全
体の表面上部に絶縁層（３）、例えばBPSG（Boro-Phosp
ho-Silicate-Glass）またはPSG（Phospho-Silicate-Gla
ss）を形成したものである。ここで、従来技術による
と、点線で示したように、コンタクト領域（9B）を有す
る絶縁層（３）にコンタクトホール（9A）のために絶縁
層（３）に選択的フォトレジストエッチバック工程等を
使用して行い得る。しかし、このような場合、例えば64
Mクラス以上DRAMの製造工程時コンタクトマスクパター
ンが形成される部分の面積が著しく微細であるため、昌
頭で言及したようにコンタクトマスクパターン工程が著
しく難かしくなる。従って、本発明はこれを解消するた
め、以後に記述するように、SOG薄膜を用いてコンタク
トマスクを形成するコンタクトホール用のマスクパター
ン形成方法が提供される。
クパターン工程を行う以前のシリコン基板（または導電
層）（１）の断面図を示す。シリコン基板（１）上部に
導電層（２）または絶縁層を沈着して、その一定部分を
エッチングして上記シリコン基板（１）上部の一部に１
次パターン（2Aおよび2B）を形成する。そして、その全
体の表面上部に絶縁層（３）、例えばBPSG（Boro-Phosp
ho-Silicate-Glass）またはPSG（Phospho-Silicate-Gla
ss）を形成したものである。ここで、従来技術による
と、点線で示したように、コンタクト領域（9B）を有す
る絶縁層（３）にコンタクトホール（9A）のために絶縁
層（３）に選択的フォトレジストエッチバック工程等を
使用して行い得る。しかし、このような場合、例えば64
Mクラス以上DRAMの製造工程時コンタクトマスクパター
ンが形成される部分の面積が著しく微細であるため、昌
頭で言及したようにコンタクトマスクパターン工程が著
しく難かしくなる。従って、本発明はこれを解消するた
め、以後に記述するように、SOG薄膜を用いてコンタク
トマスクを形成するコンタクトホール用のマスクパター
ン形成方法が提供される。
第２図は第１図の構造上に窒化膜、SOG薄膜およびフォ
トレジスト層を形成した断面図である。先ず、絶縁層
（３）上部に窒化膜層（４）を略200-300Å程度に蒸着
させて、その全体表面上にSOG薄膜（５）および第１フ
ォトレジスト層（６）形成した状態である。この時、窒
化膜層（４）は後工程のSOG薄膜（５）のエッチング時
にエッチング停止点（Etching End Point Detection）
に作用するようにして、それによって絶縁層（３）がエ
ッチングされるのを防止する。また、上記SOG薄膜
（５）は、1.0μｍ厚さ以上を塗布してホットプレート
を用いて200℃の温度で１分または対流オーブン（Conve
ction Oven）を用いて200℃の温度で30分間熱処理工程
を実施する。従って、上記SOG薄膜（５）は後工程のド
ライエッチング時に望ましい耐食性を有するようになっ
てエッチング比（Etching Rate）を均一になし得、以後
に説明されるように著しく精巧な垂直形態のコンタクト
ホール用マスク層を得るようになる。そしてSOG薄膜
（５）の塗布の厚さは最終工程後に第１フォトレジスト
層（６）の厚さを決定する要因になるので、１次パター
ン（2A及び2B）の段差および絶縁層（３）のエッチング
時のエッチング選択比等を考慮して略1.0-1.5μｍ範囲
で選択される。上記SOG薄膜（５）上部に形成される第
１フォトレジスト層（６）は露光ソースに合わせるよう
に略0.5ないし1.0μｍ程度の厚さで形成するが、これは
SOG薄膜（５）のエッチング時、エッチング選択比を考
慮して決定するためである。
トレジスト層を形成した断面図である。先ず、絶縁層
（３）上部に窒化膜層（４）を略200-300Å程度に蒸着
させて、その全体表面上にSOG薄膜（５）および第１フ
ォトレジスト層（６）形成した状態である。この時、窒
化膜層（４）は後工程のSOG薄膜（５）のエッチング時
にエッチング停止点（Etching End Point Detection）
に作用するようにして、それによって絶縁層（３）がエ
ッチングされるのを防止する。また、上記SOG薄膜
（５）は、1.0μｍ厚さ以上を塗布してホットプレート
を用いて200℃の温度で１分または対流オーブン（Conve
ction Oven）を用いて200℃の温度で30分間熱処理工程
を実施する。従って、上記SOG薄膜（５）は後工程のド
ライエッチング時に望ましい耐食性を有するようになっ
てエッチング比（Etching Rate）を均一になし得、以後
に説明されるように著しく精巧な垂直形態のコンタクト
ホール用マスク層を得るようになる。そしてSOG薄膜
（５）の塗布の厚さは最終工程後に第１フォトレジスト
層（６）の厚さを決定する要因になるので、１次パター
ン（2A及び2B）の段差および絶縁層（３）のエッチング
時のエッチング選択比等を考慮して略1.0-1.5μｍ範囲
で選択される。上記SOG薄膜（５）上部に形成される第
１フォトレジスト層（６）は露光ソースに合わせるよう
に略0.5ないし1.0μｍ程度の厚さで形成するが、これは
SOG薄膜（５）のエッチング時、エッチング選択比を考
慮して決定するためである。
第３図は上記第１フォトレジスト層の一部とSOG薄膜の
一部をエッチングして２次パターンを形成した状態の断
面図である。詳細に説明すると、後にコンタクトホール
を形成しようとする１次パターン（2A及び2B）間に位置
するコンタクト領域（８）上部の第１フォトレジスト層
（６）の一部だけ残して、余りのフォトレジスト層
（６）を除去して、一部分のSOG薄膜（５）を露出させ
る。その以後に弗素ガス（CHF,CF＋O2,CHF＋O2）を雰囲
気ガスに用いて上記露出のSOG薄膜（５）をドライエッ
チングして２次パターン（5A）を形成する。この時に
も、上記露出のSOG薄膜（５）のエッチング工程時に上
記窒化膜（４）は絶縁層（３）の保護膜として作用され
る。
一部をエッチングして２次パターンを形成した状態の断
面図である。詳細に説明すると、後にコンタクトホール
を形成しようとする１次パターン（2A及び2B）間に位置
するコンタクト領域（８）上部の第１フォトレジスト層
（６）の一部だけ残して、余りのフォトレジスト層
（６）を除去して、一部分のSOG薄膜（５）を露出させ
る。その以後に弗素ガス（CHF,CF＋O2,CHF＋O2）を雰囲
気ガスに用いて上記露出のSOG薄膜（５）をドライエッ
チングして２次パターン（5A）を形成する。この時に
も、上記露出のSOG薄膜（５）のエッチング工程時に上
記窒化膜（４）は絶縁層（３）の保護膜として作用され
る。
第４図は、第３図の工程後に残っている第１フォトレジ
スト層（６）を完全に除去し、更に上記コンタクト領域
（８）に残っているSOG薄膜（５）を包含した全体構造
表面上に第２フォトレジスト（７）層を1.5〜2.0μｍ程
度塗布して平坦化させた状態の断面図である。
スト層（６）を完全に除去し、更に上記コンタクト領域
（８）に残っているSOG薄膜（５）を包含した全体構造
表面上に第２フォトレジスト（７）層を1.5〜2.0μｍ程
度塗布して平坦化させた状態の断面図である。
第５図は第４図の工程によって平坦化された第２フォト
レジスト層（７）を予定の厚さ程にエッチングして硬化
させた状態を示す。即ち、このために、O2RIE（反応性
イオンエッチング）工程とかまたは現像液を利用して上
記の残っているSOG薄膜（５）の上部表面（5A）が現れ
るまで如何なるマスクパターン工程無しに、上記第２フ
ォトレジスト層（７）を全面エッチング（Blanket Etch
Back）して上記第２フォトレジスト層（７）を硬化（h
ard bake）させた状態である。
レジスト層（７）を予定の厚さ程にエッチングして硬化
させた状態を示す。即ち、このために、O2RIE（反応性
イオンエッチング）工程とかまたは現像液を利用して上
記の残っているSOG薄膜（５）の上部表面（5A）が現れ
るまで如何なるマスクパターン工程無しに、上記第２フ
ォトレジスト層（７）を全面エッチング（Blanket Etch
Back）して上記第２フォトレジスト層（７）を硬化（h
ard bake）させた状態である。
第６図は上記第２フォトレジスト層にコンタクトマスク
パターンを形成した状態である。即ち、第５図の工程に
よって上部表面（5A）の露出されたSOG薄膜（５）をケ
ミカルエッチング溶液、例えば、50:1のNH4OH:HF（Hydr
o-Fluric）エッチング溶液（エッチング比率は1000Å/m
inより大きい）、0.3NiKOHエッチング溶液（エッチング
比率は900Å/min）または10:1の脱イオン水:HFエッチン
グ溶液（エッチング比率は2000Å/minより大きい）に数
秒ないし数分間浸漬することによって完全にエッチング
して、上記コンタクト領域（８）にある第２フォトレジ
スト層（７）上にコンタクトホール用マスクパターン
（8A）を形成した状態である。この時上記コンタクトホ
ールマスクパターン工程時に一部が露出される窒化膜層
（４）は絶縁層（３）がエッチングされるのを保護する
保護膜作用を行う。従って、上記工程後コンタクトホー
ルを形成させるためにはコンタクトホール用マスクパタ
ーン（8A）下部の露出された窒化膜（４）と絶縁層
（３）を各々エッチングして精巧な形態のコンタクトホ
ール（9B）を形成するようになる。上記残っているフォ
トレジスト層（７）と窒化膜（４）を除去する工程を実
施する。
パターンを形成した状態である。即ち、第５図の工程に
よって上部表面（5A）の露出されたSOG薄膜（５）をケ
ミカルエッチング溶液、例えば、50:1のNH4OH:HF（Hydr
o-Fluric）エッチング溶液（エッチング比率は1000Å/m
inより大きい）、0.3NiKOHエッチング溶液（エッチング
比率は900Å/min）または10:1の脱イオン水:HFエッチン
グ溶液（エッチング比率は2000Å/minより大きい）に数
秒ないし数分間浸漬することによって完全にエッチング
して、上記コンタクト領域（８）にある第２フォトレジ
スト層（７）上にコンタクトホール用マスクパターン
（8A）を形成した状態である。この時上記コンタクトホ
ールマスクパターン工程時に一部が露出される窒化膜層
（４）は絶縁層（３）がエッチングされるのを保護する
保護膜作用を行う。従って、上記工程後コンタクトホー
ルを形成させるためにはコンタクトホール用マスクパタ
ーン（8A）下部の露出された窒化膜（４）と絶縁層
（３）を各々エッチングして精巧な形態のコンタクトホ
ール（9B）を形成するようになる。上記残っているフォ
トレジスト層（７）と窒化膜（４）を除去する工程を実
施する。
（発明の効果） 前述のように、本発明によると、極少面積を有するコン
タクトホール用マスクパターン工程のため、コンタクト
マスク層のフォトレジスト層の直接光を透過して透過面
積が極少なコンタクトマスクパターンを形成する代りに
コンタクトマスクの極性を反転させることによって、マ
スクパターンの縁で発生でき得る光の干渉及び散乱現象
を極少にさせて結局微細な面積のマスクパターンは著し
く望ましい解像度水準まで向上させるようになる。ま
た、本発明に用いられた低感度特性を有するSOG薄膜は
平坦化効果が優れているために、最上層に在るフォトレ
ジストパターン化作業時、段差によるコンタクトホール
位置別の臨界寸法（CD）値の誤差による問題点を完全に
解決することができる。従って、本発明は64Mクラス以
上のDRAMの多層構造の半導体製造工程時に本技術が必要
となるため大きい効果を期待することができるようにな
る。
タクトホール用マスクパターン工程のため、コンタクト
マスク層のフォトレジスト層の直接光を透過して透過面
積が極少なコンタクトマスクパターンを形成する代りに
コンタクトマスクの極性を反転させることによって、マ
スクパターンの縁で発生でき得る光の干渉及び散乱現象
を極少にさせて結局微細な面積のマスクパターンは著し
く望ましい解像度水準まで向上させるようになる。ま
た、本発明に用いられた低感度特性を有するSOG薄膜は
平坦化効果が優れているために、最上層に在るフォトレ
ジストパターン化作業時、段差によるコンタクトホール
位置別の臨界寸法（CD）値の誤差による問題点を完全に
解決することができる。従って、本発明は64Mクラス以
上のDRAMの多層構造の半導体製造工程時に本技術が必要
となるため大きい効果を期待することができるようにな
る。
第１図は本発明によるコンタクトホール用パターン形成
のためのマスクパターン工程を説明するためのシリコン
基板断面図。 第２図は第１図の構造上に窒化膜、SOG薄膜および第１
フォトレジスト層を形成した断面図。 第３図は第２図の構造で２次パターンを形成した状態の
断面図。 第４図は第３図の工程後に全体構造上に第２フォトレジ
スト層を形成した断面図。 第５図は上記第２フォトレジスト層を上記SOG薄膜の上
部が露出されるまでエッチングした状態の断面図。 第６図は上記第２フォトレジスト層にコンタクトホール
用のマスクパターンを形成した状態の断面図。 ＊図面の主要部分に対する符号の説明＊ 1:シリコン基板（または導電層） 2Aおよび2B:1次パターン 3:絶縁層 4:窒化膜層 5:SOG ６および7:第１および第２フォトレジスト層 8:コンテクト領域 8A:コンタクトホール用マスクパターン 9Aおよび9B:コンタクトホール
のためのマスクパターン工程を説明するためのシリコン
基板断面図。 第２図は第１図の構造上に窒化膜、SOG薄膜および第１
フォトレジスト層を形成した断面図。 第３図は第２図の構造で２次パターンを形成した状態の
断面図。 第４図は第３図の工程後に全体構造上に第２フォトレジ
スト層を形成した断面図。 第５図は上記第２フォトレジスト層を上記SOG薄膜の上
部が露出されるまでエッチングした状態の断面図。 第６図は上記第２フォトレジスト層にコンタクトホール
用のマスクパターンを形成した状態の断面図。 ＊図面の主要部分に対する符号の説明＊ 1:シリコン基板（または導電層） 2Aおよび2B:1次パターン 3:絶縁層 4:窒化膜層 5:SOG ６および7:第１および第２フォトレジスト層 8:コンテクト領域 8A:コンタクトホール用マスクパターン 9Aおよび9B:コンタクトホール
Claims (9)
- 【請求項１】半導体基板の上部の一部に互いに離隔され
て形成された所定の１次パターンの間に位置したコンタ
クト領域にコンタクトホールを形成するための高集積半
導体素子用マスクパターン形成方法において、 上記半導体基板の上部および１次パターンの上部に絶縁
層を沈着する段階と、 上記絶縁層の上部にエッチング停止層の窒化膜層を沈着
する段階と、 上記窒化膜層の上部に所定の厚さのSOG薄膜を形成する
段階と、 上記SOG薄膜を所定の温度および時間で熱処理して焼成
工程を行う段階と、 上記熱処理されたSOG薄膜の上部に第１フォトレジスト
層を形成する段階と、 上記第１フォトレジスト層およびSOG薄膜の一部をエッ
チングし、上記１次パターンの間に位置する窒化膜上部
にSOG薄膜および第１フォトレジスト層を包含する２次
パターンを形成する段階と、 上記２次パターン用SOG薄膜上部の第１フォトレジスト
層を除去する段階と、 上記SOG薄膜を包含する全体の構造表面上に第２フォト
レジスト層を沈着する段階と、 上記SOG薄膜の上部が露出されるまで上記第２フォトレ
ジスト層を全面エッチングして硬化させる段階と、 上記コンタクト領域の窒化膜上部の一部が露出されるよ
うに上記上部が露出されたSOG薄膜を所定のエッチング
溶液に浸漬することによって除去し、上記第２フォトレ
ジスト層のコンタクト領域にコンタクトホール用のマス
クパターンを形成し、それによって、上記コンタクトホ
ール用マスクパターンに沿って上記露出された窒化膜の
一部およびその下の絶縁層を順次にエッチングして上記
１次パターン間のコンタクト領域に精巧なコンタクトホ
ールを形成することを特徴とするコンクトホール用マス
クパターン形成方法。 - 【請求項２】第１項において、 上記半導体基板はシリコン基板であることを特徴とする
コンタクトホール用マスクパターン形成方法。 - 【請求項３】第１項において、 上記絶縁層はBPSGであることを特徴とするコンタクトホ
ール用マスクパターン形成方法。 - 【請求項４】第１項において、 上記絶縁層はPSGを包含することを特徴とするコンタク
トホール用マスクパターン形成方法。 - 【請求項５】第１項において、 上記SOG薄膜を熱処理して焼成工程を行う段階は、ホッ
トプレート内で200℃の温度で１分間の熱処理をするこ
とを特徴とするコンタクトホール用マスクパターン形成
方法。 - 【請求項６】第１項において、 上記SOG薄膜を熱処理して焼成工程を行う段階は、対流
オーブン内で200℃の温度で30分間の熱処理をする段階
を包含することを特徴とするコンタクトホール用マスク
パターン形成方法。 - 【請求項７】第１項において、 上記２次パターンを形成する段階は、 上記SOG薄膜の一部が露出されるように上記コンタクト
領域に位置する上記SOG薄膜上部の第１フォトレジスト
層の一部だけ残して余りの第１フォトレジスト層を除去
する段階と、 上記コンタクト領域の上部以外の露出されたSOG薄膜を
エッチングする段階とを含むことを特徴とするコンタク
トホール用マスクパターン形成方法。 - 【請求項８】第７項において、 上記露出されたSOG薄膜をエッチングする段階は、CHF、
CF＋O2またはCHF＋O2の弗素ガスを雰囲気ガスとして用
いてドライエッチングすることを特徴とするコンタクト
ホール用マスクパターン形成方法。 - 【請求項９】第１項において、 上記の上部が露出されたSOG薄膜を除去して第２フォト
レジスト層にコンタクトホール用マスクパターンを形成
する段階は、 上記の上部が露出されたSOG薄膜を50:1のNH4OH;HF、ま
たは0.3NikOHまたは10:1の脱イオン水:HFエッチング溶
液中の何れかの溶液に所定の時間を通じて浸漬して除去
することによって形成されることを特徴とするコンタク
トホール用マスクパターン形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-17555 | 1989-11-30 | ||
| KR1019890017555A KR920010129B1 (ko) | 1989-11-30 | 1989-11-30 | 콘택홀의 패턴형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03240231A JPH03240231A (ja) | 1991-10-25 |
| JPH0722163B2 true JPH0722163B2 (ja) | 1995-03-08 |
Family
ID=19292324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341157A Expired - Lifetime JPH0722163B2 (ja) | 1989-11-30 | 1990-11-29 | コンタクトホール用マスクパターン形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5157002A (ja) |
| JP (1) | JPH0722163B2 (ja) |
| KR (1) | KR920010129B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298463A (en) * | 1991-08-30 | 1994-03-29 | Micron Technology, Inc. | Method of processing a semiconductor wafer using a contact etch stop |
| US5723381A (en) * | 1995-09-27 | 1998-03-03 | Siemens Aktiengesellschaft | Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud |
| TW352471B (en) * | 1997-09-20 | 1999-02-11 | United Microelectronics Corp | Method for preventing B-P-Si glass from subsiding |
| US6235545B1 (en) | 1999-02-16 | 2001-05-22 | Micron Technology, Inc. | Methods of treating regions of substantially upright silicon-comprising structures, method of treating silicon-comprising emitter structures, methods of forming field emission display devices, and cathode assemblies |
| US6358856B1 (en) * | 2000-11-21 | 2002-03-19 | Advanced Micro Devices, Inc. | Bright field image reversal for contact hole patterning |
| US6506673B2 (en) * | 2001-06-11 | 2003-01-14 | Agere Systems Guardian Corp. | Method of forming a reverse gate structure with a spin on glass process |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220952A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置の製造方法 |
| US4764484A (en) * | 1987-10-08 | 1988-08-16 | Standard Microsystems Corporation | Method for fabricating self-aligned, conformal metallization of semiconductor wafer |
| JP2680358B2 (ja) * | 1988-07-20 | 1997-11-19 | 株式会社東芝 | 半導体素子の製造方法 |
| IT1225624B (it) * | 1988-10-20 | 1990-11-22 | Sgs Thomson Microelectronics | Procedimento per formare contatti metallo-semiconduttore autoallineatiin dispositivi integrati contenenti strutture misfet |
-
1989
- 1989-11-30 KR KR1019890017555A patent/KR920010129B1/ko not_active IP Right Cessation
-
1990
- 1990-11-28 US US07/619,033 patent/US5157002A/en not_active Expired - Lifetime
- 1990-11-29 JP JP2341157A patent/JPH0722163B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR910010644A (ko) | 1991-06-29 |
| KR920010129B1 (ko) | 1992-11-16 |
| JPH03240231A (ja) | 1991-10-25 |
| US5157002A (en) | 1992-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6720256B1 (en) | Method of dual damascene patterning | |
| US5310626A (en) | Method for forming a patterned layer using dielectric materials as a light-sensitive material | |
| JPH06318541A (ja) | パターンの形成方法 | |
| KR100223329B1 (ko) | 반도체 소자의 미세 패턴 제조방법 | |
| US4532005A (en) | Device lithography using multi-level resist systems | |
| JP2003133295A (ja) | フォトレジストパターンをマスクに利用するエッチング方法 | |
| JPH0722163B2 (ja) | コンタクトホール用マスクパターン形成方法 | |
| US5609994A (en) | Method for patterning photoresist film having a stepwise thermal treatment | |
| US5356758A (en) | Method and apparatus for positively patterning a surface-sensitive resist on a semiconductor wafer | |
| US6136480A (en) | Method for fabrication of and apparatus for use as a semiconductor photomask | |
| EP0825492A1 (en) | Method of treating a resist pattern on a semiconductor wafer | |
| KR0140485B1 (ko) | 반도체소자의 미세패턴 제조방법 | |
| US5866302A (en) | Pattern formation method | |
| US20060147846A1 (en) | Method of forming photoresist pattern and semiconductor device employing the same | |
| JPH06244156A (ja) | パタ―ン形成法 | |
| US6156480A (en) | Low defect thin resist processing for deep submicron lithography | |
| KR20010037049A (ko) | 실리레이션을 이용한 리소그라피 방법 | |
| KR0147492B1 (ko) | 미세패턴 형성을 위한 레지스트 패턴 형성 방법 | |
| JPH09232428A (ja) | 半導体装置の製造方法 | |
| JP3961041B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100369866B1 (ko) | 반도체소자의미세콘택홀형성방법 | |
| KR100281113B1 (ko) | 반도체소자의 패터닝 방법 | |
| KR100380274B1 (ko) | 디유브이 공정을 이용한 실리콘 산화막 식각방법 | |
| KR100372652B1 (ko) | 반도체소자의미세콘택홀형성방법 | |
| KR20240019572A (ko) | Euv를 이용한 레지스트 패턴의 형성 방법 및 이를 마스크로 이용한 패턴 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080308 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090308 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100308 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100308 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 16 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 16 |