KR100509821B1 - 셀로우 트렌치 소자분리막의 제조 방법 - Google Patents
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Abstract
본 발명은 셀로우 트렌치 소자분리막의 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 하드 마스크막을 형성하고 그 위에 제 1폭이 정의된 제 1모트 패턴을 형성하고, 제 1모트 패턴을 이용한 식각 공정으로 하드 마스크막을 패터닝하고 그 아래 반도체 기판을 설정된 셀로우 트렌치내에서 일정 깊이로 식각한 후에 제 1모트 패턴을 제거하고, 결과물에서 하드 마스크막 패턴의 상부 측면을 감싸도록 제 2폭이 정의된 제 2모트 패턴을 형성하고, 제 2모트 패턴을 이용한 식각 공정으로 반도체 기판을 설정된 셀로우 트렌치의 깊이로 식각하여 단차가 있는 셀로우 트렌치를 형성한 후에 제 2모트 패턴을 제거한다. 그러므로 본 발명은 단차가 있는 셀로우 트렌치와 트렌치 모서리와 트렌치 입구인 하드 마스크막 모서리에 의해 갭필 특성이 우수해져 소자분리막의 보이드 생성을 방지할 수 있다.
Description
본 발명은 반도체 제조 방법에 관한 것으로서, 특히 고집적 반도체 소자에서 소자간 분리를 위한 셀로우 트렌치 소자분리(STI: Shallow Trench Isolation)막의 제조 방법에 관한 것이다.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도세 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 LOCOS(LOCal Oxidation of Silicon) 기술이 있는데, 이 기술은 소자분리막의 측면확산를 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 등장한 셀로우 트렌치 소자분리(STI) 기술은 반도체기판에 식각 공정으로 셀로우 트렌치(shallow trench)를 형성하고 셀로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.
도 1a 내지 도 1h는 종래 기술에 의한 셀로우 트렌치 소자분리막의 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면 종래 기술의 셀로우 트렌치 소자분리막 제조 공정은 다음과 같다.
도 1a 및 도 1b에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 버퍼 역할을 하는 패드 산화막(pad oxide)(SiO2)(12)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막(14)으로서 실리콘 질화막(Si3N4)을 1500Å∼2000Å정도 증착한다.
그리고 도 1c에 도시된 바와 같이, 하드 마스크막(14) 상부에 반도체 소자의 활성 영역과 셀로우 트렌치 소자분리영역을 정의하는 모트 패턴(moat pattern)(16)을 형성한다. 이때 모트 패턴(16)은 포토레지스트(photo resist)를 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
그 다음 도 1d에 도시된 바와 같이, 모트 패턴(16)을 이용한 건식 식각(dry etch)공정으로 적층된 하드 마스크막(14)과 패드 산화막(12)을 패터닝한다.
그런 다음 도 1e에 도시된 바와 같이, 반도체 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 식각하여 이후 셀로우 트렌치 소자분리막이 제조될 셀로우 트렌치(18)를 형성한 후에 모트 패턴(16)을 제거한다.
계속해서 도 1f에 도시된 바와 같이, 상기 결과물의 셀로우 트렌치(18) 내측면과 패드 산화막(12) 및 하드 마스크막(14)의 측면에 라이너 절연막(20)으로서 실리콘 산화막을 얇게 형성한다.
그런 다음 도 1g에 도시된 바와 같이, 셀로우 트렌치가 매립되도록 갭필(gap-fill) 절연막(22)으로서 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다.
그리고 도 1h에 도시된 바와 같이, 하드 마스크막(14)이 드러날 때까지 갭필 절연막(22) 및 라이너 절연막(20)을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 식각하여 그 표면을 평탄화한다. 그리고나서 인산 용액 등으로 하드 마스크막(14)을 제거하고 세정 공정으로 패드 산화막(12)을 제거하여 종래 기술에 의한 셀로우 트렌치 소자분리막(20a)을 완성한다.
그런데, 반도체 소자의 고집적화에 따라 셀로우 트렌치 소자분리막의 트렌치 선폭이 축소될 경우 결국 트렌치의 애스팩트 비율(aspect ratio)이 커져 트렌치 입구쪽에 갭필(gap-fill)되는 소자분리막(20a)이 두껍게 증착하게 되면서 도 1g 및 도 1h와 같이 보이드(void)(24)가 발생하게 된다. 이러한 소자분리막(20a)의 보이드(24)는 이후 게이트 전극 제조 공정시 도전체로 채워진 폴리 스트링거(poly stringer)를 만들어 결국 반도체 소자의 신뢰성 및 수율을 저하시킨다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 셀로우 트렌치 식각 공정시 서로 다른 폭으로 정의된 두 개의 모트 패턴을 사용함으로써 단차를 갖는 셀로우 트렌치에 의해 갭필 특성이 양호해져 소자분리막의 보이드를 미연에 방지할 수 있는 셀로우 트렌치 소자분리막의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서, 반도체 기판 상부에 하드 마스크막을 형성하고 그 위에 제 1폭이 정의된 제 1모트 패턴을 형성하는 단계와, 제 1모트 패턴을 이용한 식각 공정으로 하드 마스크막을 패터닝하고 그 아래 반도체 기판을 설정된 셀로우 트렌치내에서 일정 깊이로 식각한 후에 제 1모트 패턴을 제거하는 단계와, 결과물에서 하드 마스크막 패턴의 상부 측면을 감싸도록 제 2폭이 정의된 제 2모트 패턴을 형성하는 단계와, 제 2모트 패턴을 이용한 식각 공정으로 반도체 기판을 설정된 셀로우 트렌치의 깊이로 식각하여 단차가 있는 셀로우 트렌치를 형성한 후에 제 2모트 패턴을 제거하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 셀로우 트렌치 소자분리막의 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면, 본 실시예의 셀로우 트렌치 소자분리막의 제조 공정은 다음과 같다.
도 2a 및 도 2b에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 버퍼 역할을 하는 패드 산화막(SiO2)(102)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막(104)으로서 실리콘 질화막(Si3N4)을 1500Å∼2000Å정도 증착한다.
그리고 도 2c에 도시된 바와 같이, 하드 마스크막(104) 상부에 반도체 소자의 활성 영역과 셀로우 트렌치 소자분리영역을 정의하는 제 1폭(기설정된 셀로우 트렌치 폭, w1)을 갖는 제 1모트 패턴(106)을 형성한다. 이때 제 1모트 패턴(106)은 포토레지스트를 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
그 다음 도 2d에 도시된 바와 같이, 제 1모트 패턴을 이용한 건식 식각공정으로 적층된 하드 마스크막(104)과 패드 산화막(102)을 패터닝한다. 그리고 반도체 기판(10)을 설정된 셀로우 트렌치 깊이(예컨대 3000Å∼5000Å, 도 2f의 h2임)의 1/2∼2/3 범위인 1500Å∼3000Å로 식각하여 홈(108)(h1)을 형성하여 이후 셀로우 트렌치 소자 분리막이 제조될 트렌치 폭을 확보한 후에, 제 1모트 패턴을 제거한다.
그런 다음 도 2e에 도시된 바와 같이, 상기 결과물에서 하드 마스크막(104) 상측면 및 패드 산화막(102) 측면을 감싸면서 상기 홈 측면에 오버랩된 제 1폭보다 좁은 제 2폭(w2)을 갖는 제 2모트 패턴(110)을 형성한다. 이때도 제 2모트 패턴(110)은 포토레지스트를 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
이어서 도 2f에 도시된 바와 같이, 제 2모트 패턴을 이용한 건식 식각공정으로 반도체 기판(100)을 설정된 셀로우 트렌치의 깊이(예컨대 3000Å∼5000Å, h2)까지 식각하여 단차가 있는 셀로우 트렌치(112)를 형성한 후에 제 2모트 패턴을 제거한다.
그런 다음 도 2g에 도시된 바와 같이, 단차가 있는 셀로우 트렌치(112)에 스퍼터(sputtering) 건식 식각 공정을 진행하여 하드 마스크막(104)의 모서리(114)와 셀로우 트렌치(112)의 단차 모서리(114)를 라운딩하게 한다. 이러한 단차가 있는 셀로우 기판(112)의 모서리를 라운딩하게 하는 이유는 이후 트렌치의 갭필 공정시 절연막의 갭필 특성을 향상시키기 위함이다.
계속해서 도 2h에 도시된 바와 같이, 상기 결과물의 셀로우 트렌치 내측면과 패드 산화막(102) 및 하드 마스크막(104)의 측면에 라이너 절연막(116)으로서 실리콘 산화막(SiO2)을 얇게 형성한다.
그런 다음 도 2i에 도시된 바와 같이, 셀로우 트렌치가 매립되도록 갭필(gap-fill) 절연막(118)으로서 실리콘 산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다. 이때 갭필 절연막(118)의 증착 공정시 본 발명의 단차가 있는 셀로우 트렌치(112)와 라운딩해진 모서리(114)에 의해 절연막의 갭필 특성이 우수해져 갭필 공정시 갭필 절연막(118)에 발생하는 보이드의 생성을 미연에 방지한다.
그리고 도 2j에 도시된 바와 같이, 하드 마스크막(104)이 드러날 때까지 갭필 절연막(118) 및 라이너 절연막(116)을 화학적기계적연마(CMP) 공정으로 식각하여 그 표면을 평탄화한다. 그리고나서 인산 용액 등으로 하드 마스크막(104)을 제거하고 세정 공정으로 패드 산화막(102)을 제거함으로써 본 발명에 따른 셀로우 트렌치 소자분리막(118a)을 완성한다.
이상 설명한 바와 같이, 본 발명은 셀로우 트렌치 식각 공정시 서로 다른 폭으로 정의된 두 개의 모트 패턴을 사용한 식각 공정으로 단차를 갖는 셀로우 트렌치를 형성하고 스퍼터 건식 식각 공정으로 트렌치 모서리 및 하드 마스크막 모서리를 라운딩하게 한다.
따라서 본 발명은 반도체 소자의 고집적화에 따라 셀로우 트렌치의 선폭이 줄어 트렌치의 애스팩트 비율이 높아지더라도 단차가 있는 셀로우 트렌치와 트렌치 모서리와 트렌치 입구인 하드 마스크막 모서리에 의해 갭필 특성이 우수해져 소자분리막의 보이드 생성을 방지할 수 있어 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1a 내지 도 1h는 종래 기술에 의한 셀로우 트렌치 소자분리막의 제조 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 셀로우 트렌치 소자분리막의 제조 방법을 설명하기 위한 공정 순서도.
Claims (4)
- 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서,상기 반도체 기판 상부에 하드 마스크막을 형성하고 그 위에 제 1폭이 정의된 제 1모트 패턴을 형성하는 단계와,상기 제 1모트 패턴을 이용한 식각 공정으로 상기 하드 마스크막을 패터닝하고 그 아래 반도체 기판을 설정된 셀로우 트렌치내에서 일정 깊이로 식각한 후에 상기 제 1모트 패턴을 제거하는 단계와,상기 결과물에서 상기 하드 마스크막 패턴의 상부 측면을 감싸도록 제 2폭이 정의된 제 2모트 패턴을 형성하는 단계와,상기 제 2모트 패턴을 이용한 식각 공정으로 상기 반도체 기판을 상기 설정된 셀로우 트렌치의 깊이로 식각하여 단차가 있는 셀로우 트렌치를 형성한 후에 상기 제 2모트 패턴을 제거하는 단계를 포함하는 셀로우 트렌치 소자분리막의 제조 방법.
- 제 1항에 있어서,상기 제 1모트 패턴을 이용한 식각 공정시 반도체 기판의 식각 깊이는 상기 설정된 셀로우 트렌치 깊이의 1/2∼2/3 범위인 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조 방법.
- 제 1항에 있어서,상기 제 2모트 패턴을 제거한 후에, 스퍼터 건식 식각 공정을 진행하여 상기 하드 마스크막의 모서리와 상기 셀로우 트렌치의 단차 모서리를 라운딩하게 하는 단계를 더 포함하는 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조 방법.
- 제 1항에 있어서,상기 제 2모트 패턴을 제거한 후에, 상기 단차가 있는 셀로우 트렌치의 반도체 기판과 하드 마스크막 상측면에 라이너막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조 방법.
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