KR0140465B1 - 위상 서보패턴을 판독하여 헤드의 위치를 검출하는 디스크장치 - Google Patents

Abstract

피크 검출회로에 의한 서보 프레임 판독신호의 피크 검출을 클록의 상승구간에동기시켜 세트하고, 제로크로스 발생회로부에 의해 위상 서보 패턴의 판독 신호의 제로 크로스 점을 검출하고 리세트하여 듀티 펄스를 작성한다. 이 듀티 펄스를 적분하여 위치 신호를 작성한다. 피크 검출과 제로 크로스 검출간에는 타이밍의 편이가 있기 때문에 목표 실린더의 온트랙 상태에서 50%로 조정되도록 듀티비를 측정하고, 기준 클록과 제로 크로스 검출 펄스의 타이밍을 지연 조정한다.

Description

위상 서보패턴을 판독하여 헤드의 위치를 검출하는 디스크 장치.

제1도는 종래의 위상 서보 패턴의 설명도.

제2도는 제1도에서 헤드가 실린더 번호 1, 2, 3번의 각각의 트랙상에 위치했을 때의 제1 및 제3 필드 EVEN1, EVEN2에서의 듀티펄스(duty pulse)를 나타낸 타이밍 차트.

제3도는 제1도에서 헤드가 실린더 번호 2, 3번의 각각의 트랙상에 위치했을 대의 제2 필드ODD에서의 듀티펄스를 나타낸 타이밍차트.

제4도는 본 발명의 하드웨어 구성을 나타낸 구성도.

제5도는 제4도의 디스크 엔클로저(disk enclosure)의 구조 설명도.

제6도는 제4도의 헤드 액추에이터의 측면 단면도.

제7도는 본 발명의 기능을 나타낸 구성도.

제8도는 본 발명의 디스크장치의 제품출하전 처리를 나타낸 플로차트.

제9도는 본 발명의 디스크 장치의 전체적인 처리동작을 나타낸 플로차트.

제10도는 제4도의 위치 신호 작성회로의 구성도.

제11a도~제11d도는 서보패턴의 자기기록의 설명도.

제12도는 제10도의 피크 검출회로의 회로구성도.

제13a도~제13g도는 제12도의 피크 검출동작의 타이밍 차트.

제14a도~제14c도는 위상서보판독신호의 피크 검출시의 문제를 나타낸 타이밍 차트.

제15도는 제10도의 제로 크로스(zero-cross)검출회로의 회로 구성도.

제16a도~제16d도는 제15도의 제로 크로스 검출동작의 타이밍 차트.

제17도는 서보면에 기록한 본 발명의 서보 프레임의 설명도.

제18a도, 제18b도는 제17도의 트레이닝(training)부 및 마커(marker)부에서의 자기기록 패턴의 설명도.

제19도는 제17도의 가드 대역 인덱스(guard band index)부에서의 자기기록 패턴의 설명도.

제20도는 제17도의 서보 패턴부에서의 전반 2필드의 자기 기록 패턴의 설명도.

제21도는 제17도의 서보 패턴부에서의 후반 2필드의 자기 기록 패턴의 설명도.

제22a도~제22i도는 서보 패턴의 기입(write)에 사용하는 우수번호를 갖는 8종류의 기입신호를 나타낸 타이밍 차트.

제23a도~제23j도는 서보 패턴의 기입에 사용하는 기수번호를 갖는 8종류의 기입신호를 나타낸 타이밍 차트.

제24도는 제10도의 마스터 클록 작성회로의 회로블록도.

제25도는 서보면의 기입에 사용하는 기입신호의 위상 번호의 조합 설명도.

제26도는 실린더 전환(switching)에 사용하는 마스터 클록의 위상번호의 조합 설명도.

제27a도~제27j도는 제10도의 일치 판정회로에 의한 서보프레임의 판정상태 타이밍 차트.

제28a도~제28e도는 온 트랙(on-track)시의 위치 검출을 나타낸 타이밍 차트.

제29도는 제10도의 적분회로를 나타낸 회로도.

제30a도~제30j도는 제10도의 적분회로에 의한 위치 검출 동작의 타이밍 차트.

제31a도~제31f도는 피크 검출과 제로 크로스 검출에 의한 듀티비의 상이를 나타낸 타이밍 차트.

제32도는 제29도의 적분제어부의 회로 블록도.

제33a도~제33d도는 제32도의 적분 제어부에 의한 듀티비의 측정동작을 나타낸 타이밍 차트.

제34도는 제10도의 시프트(shifter)의 회로구성도.

제35a도~제35f도는 제34도의 시프터의 지연동작 타이밍 차트.

제36도는 제10도의 가변지연회로의 회로구성도.

제37a도, 제37b도는 제36의 가변지연회로의 지연동작 타이밍 차트.

제38도는 제36도의 가변지연회로에서 사용하는 지연소자의 지연시간의 설명도.

제39도는 제36도의 가변지연회로의 지연시간을 정하는 테이블 정보의 설명도.

제40a도~제40e도는 제10도의 시프터와 가변지연회로에 의한 듀티비50%로의 지연 조정의 타이밍 차트.

제41도는 본 발명의 듀티 조정처리의 플로차트.

제42도는 가변지연회로에 대한 지연시간의 설정처리의 플로차트.

제43a도~제43i도는 적분회로의 오차측정에 사용하는 듀티 펄스 생성의 타이밍 차트.

제44a도, 제44b도는 본 발명에 의한 적분오차의 측정동작 타이밍 차트.

제45도는 본 발명에 의한 실린더 이득의 측정 동작 타이밍 차트.

제46도는 본 발명에 의한 적분회로조정처리의 플로차트.

제47도는 속도성분만에 의한 위치 예측의 설명도.

제48도는 본 발명의 가속도 성분을 포함시킨 위치 에측의 설명도.

제49도는 본 발명의 VCM 구동전류를 이용한 가속도 성분의 예측 처리의 타이밍 차트.

제50도는 본 발명의 디스크장치에서의 탐색처리(seeking process)의 플로차트.

제51도는 본 발명의 위치 예측 섭루틴(subroutione)의 플로차트.

제52도는 +4실린더~-4실린더의 속도 범위를 갖는 헤드 이동속도의 설명도.

제53도는 실린더 전환에 사용하는 실린더번호와 마스터 클록위상번호의 관계 설명도.

제54도는 제52도의 각 필드에서 사용하는 마스터 클록 위상번호의 조합 설명도.

제55도는 +6실린더~-2실린더의 속도범위를 갖는 헤드이동속도의 설명도.

제56도는 제55도의 각 필드에서 사용하는 마스터 클록 위상번호의 조합 설명도.

제57도는 +7실린더~-1실린더의 속도범위를 갖는 헤드 이동속도의 설명도.

제58도는 제57도의 각 필드에서 사용하는 마스터 클록위상번호의 조합설명도.

제59도는 +10실린더~+4실린더의 속도범위를 갖는 헤드 이동속도의 설명도.

제60도는 제59도의 각 필드에서 사용하는 마스터 클록위상번호의 조합 설명도.

제61도는 제52도, 제55도, 제57도, 및 제59도에 의한 탐색속도의 변속패턴 설명도.

제62도는 본 발명의 탐색속도에 따른 실린더 전환처리의 플로차트.

제63도는 본 발명의 데이터면의 서보 프레임설명도.

제64도는 제63도의 서보패턴부의 제1~제3필드에서의 자기기록 팬턴 설명도.

제65도는 제63도의 서보 패턴부의 제4필드에서의 자기기록 패턴 설명도.

제66도는 제64도의 제1필드와 제65도의 제4필드의 대비를 나타낸 설명도.

제67도는 제64도의 제2 및 제3필드의 대비를 나타낸 설명도.

제68도는 서보면에서의 서보헤드에 의한 위치검출의 설명도.

제69도는 서보면과 같은 패턴을 데이터면에 기록하여 판독헤드로 위치검출한 경우에 문제를 설명한 설명도.

제70도는 본 발명의 데이터면의 서보 패턴에 의한 위치 검출 설명도.

제71도는 본 발명의 데이터면의 서보 패턴을 기입하는데 사용하는 기입신호 위상번호의 조합 설명도.

제72도는 본 발명의 데이터면의 서보패턴을 판독하는 데 사용하는 마스터 클록 위상번호의 조합 설명도.

제73도는 본 발명에 의한 데이터면에 대한 서보 패턴의 기입동작 플로차트.

제74a도~제74f도는 본 발명에 의한 데이터 비트0의 위상서보 패턴과 판독동작을 나타낸 타이밍차트.

제75a도~제75f도는 본 발명에 의한 데이터 비트 1의 위상 서보패턴과 판독동작을 나타낸 타이밍 차트.

제76도는 위상 서보 패턴을 사용한 본 발명의 기입처리의 플로차트.

제77도는 위상서보 패턴을 사용한 본 발명의 판독처리의 플로차트.

제78도는 요각(yaw angle)과 데이터 헤드의 간계 설명도.

제79도는 데이터 헤드에 장착한 기입 헤드와 판독헤드의 설명도.

제80a도~제80b도는 내측 및 외측 실린더의 최대요각에서의 판독헤드의 오프셋 설명도.

제81도는 요각에 대한 오프셋의 직선보간에 의한 변화의 설명도.

제82도는 본 발명의 요각 오프셋 측정의 플로차트.

제83도는 제82도의 요각 오프 셋 측정으로 작성되는 오프셋 보정 테이블의 설명도.

제84도는 요각 오프셋 보정을 수반하는 판독처리의 플로차트.

제85도는 본 발명에서의 VCM 구동회로계의 구성도.

제86도는 VCM용 D/A변환기의 중심치 측정 동작의 설명도.

제87도는 본 발명에 의한 VCM용 D/A변환기의 중심치 조정처리의 플로차트.

제88도는 본 발명에 의한 리제로(rezero)처리의 플로차트.

제89도는 평가함수를 위치오차 절대 적분치로 한 경우의 조정치와의 관계 특성도.

제90도는 평가함수를 코스시간(coarse time)으로 한 경우의 조정치와의 관계 특성도.

제91도는 평가함수를 위치오차 절대적분치와 코스시간의 합으로하여 조정치를 정하는 본 발명의 서보계 자동조정의 특성도.

제92a도~제92c도는 탐색제어에서의 위치오차 절대적분치와 코스시간의 타이밍 차트.

제93도는 인접실린더에 대한 데이터 헤드에 장착한 기입헤드와 판독헤드간의 관계 설명도.

제94도는 본 발명의 패딩(padding)처리로 확대하는 온 트랙슬라이스치(on-track slice value)의 설명도.

제95도는 본 발명의 패딩처리의 플로차트.

본 발명은 디스크면에 기록된 서보정보의 위상을 판정하여 헤드의 위치를 검출하는 디스크 장치에 관한 것이며, 특히 서보정보 판독파형의 제로크로스(zero-cross)를 검출하여 헤드위치를 검출하는 디스크 장치에 관한 것이다.

자기 디스크 장치는 회전하는 자기디스크의 반경방향으로 헤드를 이용하여 목표 트랙에 헤드를 위치하게하여 자기 헤드에 의해 자기 디스크의 트랙으로부터 데이터를 판독하고, 트랙에 데이터를 기입하는 기억장치이다. 이 자기 디스크장치에서는 기억용량을 증가시키고 또 소형화를 실현하기 위해서 기록밀도, 특히 트랙 밀도의 향상이 불가결하다. 고속의 처리속도를 구현하기 위해서는 헤드의 탐색시간은 약10msec의 성능의 것이 요구된다. 그러므로 헤드의 위치결정회로는 고속의 프로세서를 사용한 디지털회로가 사용되고 있다. 이 디지털 서보회로를 사용하면 샘플링 타이밍일 때만 위치를 검출하면 된다. 서보 헤드의 위치검출회로도 아날로그 서보위치검출회로와는 다른 회로가 요구되고 있다.

일반적으로 널리 사용되어온 2상 방식의 서보패턴은 자기 디스크의 트랙 밀도가 높아짐에 따라 위치신호의 복조회로의 주파수대역이 높아지고 노이즈의 영향을 쉽게 받는 문제가 있었다. 2상방식의 서보 패턴에서는 자기디스크의 서보면에 기록된 서지정보의 판독으로 얻은 파형의 피크를 검출하고 검출한 피크의 높이에 의거해서 위치를 검출하고 있다. 피크의 높이는 연속적으로 얻어지나 노이즈의 영향이나 자기디스크 매체면에 레벨변동이 위치의 검출량에 직접영향을 미치는 문제가 있었다.

그러므로 서보 패턴을 위상 정보로서 기록하고 서보정보의 위상차에 의해 위치신호를 검출, 처리하는 방법이 미국특허 제4,549,232호, 제4,642,562등에 의해 제안되어 있다.

제1도는 종래의 위상서보패턴을 나타낸다. 위상 서보 패턴은 자기 디스크의 서보면을 0번, 1번, 2번, 3번의 4실린더 단위로 나누어 각 실린더의 원주방향에 각각 위상이 다른 서보 정보를 기록한다. 즉 하나의 위상서보패턴은 제1필드 EVEN1, 제2필드 ODD 및 제3필드 EVEN2로 나누어진다. 제1 및 제3필드 EVEN1 및 EVEN2 에는 동일 위상의 서보패턴을 기록하고 제2필드 ODD에는 역 위상의 패턴을 기록하여 이동하는 헤드의 위치를 제2필드 ODD의 중심위치에서 판독할수 있도록 하고 있다.

제2도는 제1 및 제3 필드 EVEN1 및 EVEN2에서의 위상차의 검출을 나타낸다. 이 경우에 서보 패턴은 기준 클록의 4개를 1주기로 하여 기록되어 있다. 즉 0~3번의 4개의 실린더내에서의 위치를 검출할 수 있는 경우를 예로들고 있다. 기준 클록의 기준위상을 도면의 굵은 선으로 나타낸 위상으로 하면, 헤드가 2번 실린더의 중심이 되는 위치 600에 있을 때는 클록 기준위상과 위상서보패턴의 판독 펄스간의 위상차는 위상차신호 610으로 나타낸 바와같이 서보패턴주기의 1/2이된다. 헤드가 제1실린더의 중심이 되는 위치 620에 있을 때는 클록기준 위상과 서보패턴의 판독 펄스간의 위상차는 위상차 신호 630으로 나타낸 바와같이 1/4주기가 된다. 헤드가 제3실린더의 중심이 되는 위치640에 있을 때는 클록기준위상과 서보패턴의 판독 펄스간의 위상차는 위상차신호 650으로 나타낸 바와 같이 3/4주기가 된다. 또한 헤드가 0번 실린더의 중심에 있을 때는 클로 기준위상과 서보패턴의 판독 펄스간의 위상차는 제로 또는 1주기가 된다.

제3도는 제2 필드 ODD에서의 위상차의 검출을 나타낸다. 예를 들어 헤드가 2번 실린더의 중심이되는 위치660에 있을 때는 클로기준위상과 서보패턴의 판독 펄스간의 위상차는 위상차 검출신호670으로 나타낸 바와 같이 1/2주기가 된다. 헤드가 3번 실린더의 중심이되는 위치680에 있을 때는 클로기준 위상과 서보패턴의 판독 펄스간의 위상차는 위상차검출신호 690으로 나타낸 바와같이 1/4주기가된다. 따라서 이 위상차를 검출함으로써 자기 헤드가 0~3번 실린더의 어느 위치에 있는가를 검출할 수 있다.

이 위상 서보 패턴을 사용한 헤드 위치의 검출에서는 서보면으로부터의 판독파형의 피크를 검출하여 클록기준위상에 대한 위상차를 복수회 검출해서 그 위상차를 위치신호로 한다. 복수회의 위상차 검출을 하기 때문에 위치신호를 연속적으로 얻을 수는 없으나 평균화에 의해 장치가 노이즈의 영향을 거의 받지 않는다. 디스크 매체면의 레벨변동이 피크 검출의 변동이 되지 않을 정도로 적으면 위치검출을 정밀하게 할 수가 있다. 또한 헤드의 디지털적인 위치 결정제어에서는 각 샘플링 주기마다 위치정보를 얻으면 되기 때문에 연속적인 정보가 필요없으므로 위상서보 패턴을 사용한 위치 검출이 적합하다.

종래의 장치에서는 수정 발진기등의 고정위상을 갖는 클록원이 사용되었다. 따라서 디스크의 회전이 변동하면 서보 패턴과의 위상차를 정확히 검출할 수 없어서 위치검출 정밀도가 저하한다. 수정 발진기에서는 온도에 의해 발진주파수가 변동한다. 따라서 클록기준의 위상이 변동하여 서보 패턴과의 위상차를 정확히 검출할 수 없어서 위치 검출정밀도가 저하한다. 종래의 장치에서는 위상차를 검출한 후의 평균치의 계산에 의한 위치검출처리를 전용의 프로세서로 실행하고 있기 때문에 탐색속도가 빨라지면 프로세서의 처리속도가 이를 따를 수 없어서 고속탐색이 곤란하였다.

또한 종래의 장치에서는 헤드가 0번으로부터 3번가지의 4실린더의 범위로 이동했을 경우에 위상차는 0~1주기(4클록)의 범위에서 변화한다. 따라서 중심의 2번 실린더에서는 위상차는 4클록분의 연속된 변화폭이 있지만 0번, 1번, 3번 실린더에서는 위상차의 변화폭이 적다. 그러므로 헤드위치의 검출 범위가 코스제어에서좁아져서 탐색제어가 어렵다.

이러한 문제를 해결하기 위하여 본원발명자들은 미국 특허 출원 제08/194663의 디스크 장치의 서보위치 검출장치를 제안하였다. 이 디스크 장치에서는 디스크의 서보영역앞에 타이밍 정보를 기록한 트레이닝 영역을 형성하고 클록 발생원인 PLL회로를 위상 동기 시켜서 디스크의 서보 패턴에 동기한 기준 클록을 발생한다. 그러므로 디스크의 회전 변동, 환경온도변경에 상관없이 규정위상의 기준클록을 발생할 수 있어서, 서보 패턴과의 위상차를 정확히 검출하여 헤드위치의 검출 정밀도를 높이고 있다. 위치신호의 검출처리에서는 제1~제3필드에서 헤드위치에 따라 듀티비가 0~100%의 범위에서 변화하는 듀티 펄스로 변환한다. 이 듀티 펄스를 사용하여 제1, 제2, 제3필드의 순번으로 콘덴서를 충전모드, 방전모드, 충전모드로 전환하여 적분하여 콘덴서의 적분전압으로서 헤드 위치 신호를 검출한다.

이 경우에 위상 서보 정보는 제1 및 제3 필드의 합이 제2필드와 거의 같도록 하고 있다. 목표 실린더에 온 트랙상태에서 제1, 제2, 제3 필드의 듀티비는 50%, 50%, 50%가 되고 적분 전압은 0이 된다. 이 적분회로에 의한 아날로그적인 위치신호의 검출에 의해 프로세서는 적분신호를 A/D변환하여 판독하기만 하면 되고, 고속탐색동작에 대응한 위치검출을 실행할 수 있다. 또한 복수의 위상이 다른 기준 클록으로부터 목표 실린더에 대응한 기준 클록을 선택하는 이른바 실린더 전환을 자동적으로 실행한다. 따라서 0번~3번 실린더중의 어느것이 목표 실린더가 되어도 항상 목표 실린더가 중심 실린더로서 ±2실린더의 범위에서 변화하는 위상 신호가 얻어져서 코스제어 및 온 트랙제어를 확실히 실행할 수 있다.

이미 제안한 디스크 장치에서는 서보헤드로부터 얻어진 위상 서보 정보의 판독 신호의 피크를 검출하여 헤드의 위치신호를 작성하고 있지만, 피크 검출에서는 노이즈의 영향을 받기 쉬워지고 지터(jitter)가 발생하기 쉬워진다는 문제가 있다. 즉 피크 검출은 서보헤드로부터 얻어진 판독신호를 레벨 슬라이스한 후에 이 신호를 미분하는 식으로 실행하고 있다. 따라서 판독 파형에 혼입한 노이즈에 의해 잘못된 타이밍으로 피크 검출이 실행되어 위상을 변동케하는 지터가 발생하기 쉬워져서 그 결과 헤드의 위치 결정정밀도가 저하하는 문제점이 있다.

이미 제안한 디스크 장치에서는 온 트랙중의 서보 정보로부터 얻어지는 듀티 신호는 제1~제3 필드에서 듀티비50%, 50%, 50%가 이상적이다. 그러나 실제로는 회로의 지연에 의해 50%로 되지는 않는다. 그러므로 온 트랙 상태에서 듀티비가 예를 들어 40%, 40%, 40%가 되어 듀티펄스가 적어진다거나, 듀티비가 60%, 60%, 60%가 되어 듀티 펄스가 비대해 진다. 온트랙 제어에서는 헤드는

(우수필스)-(기수필드)=0

의 조건에서 온 트랙한다. 그러므로 듀티비가 항상 60% 또는 40%이더라도 온 트랙제어의 정도에 문제가 없다. 그러나 탐색동작을 실행하는 경우에는 온 트랙상태에서 듀티비가 50%이면 탐색동작은 -50%~+50%의 범위에서 실행할 수 있는 반면에, 예를들어 온 트랙 상태에서 듀티비가 40%이면 탐색동작은 -40%~+60%의 범위에서 밖에 실행할 수가 없어서 고속탐색 동작에 대한 마진이 감소하는 문제가 있다.

아날로그 적분회로를 사용하고 있기 때문에 콘덴서의 충전전류와 방전전류간에 오차가 생긴다거나 듀티비가 50%이어도 적분전압이 0이 되지 않아서 위치검출 정밀도를 저하시킨다.

한편 위상 서보 패턴에서는 예를 들어 목표 실린더를 중심으로 한 전후 2실린더로 된 4실린더의 범위에서의 위치검출 밖에 할 수 없기 때문에 위치 검출의 각 샘플링 주기 마다의 이동 실린더수로 정의되는 헤드의 이동속도를 4실린더내로 억제하므로 탐색속도가 제한되어 고속탐색동작을 할 수 없는 문제가 있었다.

또 각 샘플링 주기 마다 헤드위치를 검출하는 경우의 코스제어에서는 전회와 금회의 헤드위치로부터 다음 헤드 위치를 예측하여 목표속도를 설정한다. 그러나 코스제어는 가속, 정속, 감속의 목표속도패턴에 따라 실행되기 때문에 단순한 속도에 의거한 예측만으로는 예측위치와 실제위치간의 편차가 커져서 위치예측에 실패하여 탐색오차가 생길 우려가 있다.

또한 종래의 2상 서보패턴을 사용한 디스크장치는 온도 오프셋 측정이나 요각 오프셋 측정을 실현하기 위하여 데이터면의 특정실린더에 서보정보를 기록한다. 그러므로 위상 서보 패턴을 사용한 경우에도 마찬가지로 데이터면의 특정 실린더에 위상서보 패턴을 기록할 필요가 있다. 이 경우에 서보면의 서보정보를 판독하는 서보헤드에 대하여 데이터면의 기입, 판독을 실행하는 데이터 헤드는 기입헤드와 판독헤드이 2개를 갖추고 있다. 특히 판독헤드는 자기 저항소자를 사용한 소형의 MR헤드를 사용하고 있다. 그러므로 서보면과 같은 위상서보패턴을 데이터면에 기록하여도 소형의 MR헤드에 의한 판독신호로부터 연속적인 헤드위치 신호가 얻어지지않는 문제가 있다.

상기한 문제외에도 디스크 장치의 성능을 확보하기 위한 다음의 여러가지 과제를 해결하여야 한다. 즉 요각오프셋의 측정과 보정, 음성코일모터(VCM)의 구동계통에 설치한 D/A변환기에 대한 중심치의 조정, 파워 온 스타트(power-on-start)에 수반하는 초기화처리로서의 리제로 동작, 서보계의 최적상태로의 자동조정, 소거(erasing)시의 온 트랙 슬라이스치의 적정화 등이다.

본 발명은 위상 서보 정보를 이용하여 위치를 검출할 수 있으며 또 노이즈나 지터에 강한 디스크 장치를 제공한다. 본 발명의 디스크 장치는 디스크 매체의 서보면에 위상서보정보를 기록한다. 즉 서보면의 4개의 실린더를 1개단위로 하여 각 실린더의 원주방향에 배치한 복수의 서보 프레임을 배치한다. 각 서보 프레임에는 트레이닝 영역, 마커영역, 인덱스/가드 대역 영역, 서보영역을 형성한다. 서보영역은 제1필드(EVEN1), 제2필드(ODD1), 제3필드(ODD2), 제4필드(EVEN2)로 나눈다. 제1 및 제4필드(EVEN1,EVEN2)에는 위치의 위상변화를 갖는 서보정보를 기록한다.

회전방향에서 서보영역의 앞에 있는 트레이닝 영역에는 타이밍 정보를 기록하고 마커 영역에는 서보영역을 정하는 마커정보를 기록한다. 또한 가드/인덱스 영역에는 복수개의 인덱스 정보와 가드 대역정보를 동시에 기록한다. 인덱스/가드 대역영역에서는 복수개의 인덱스 정보와 가드대역 정보의 판독결과의 대다수결정에 따라 그중 하나의 정보를 검출한다.

서보헤드로 판독된 서보 프레임의 판독신호로부터 판독펄스 검출회로부에 의해 판독 펄스를 검출한다. 이 판독펄스 검출 회로부는 예를 들어 피크검출회로부 및 제로크로스 검출회로부로 구성한다.

이 검출회로부는 트레이닝 영역의 타이밍신호, 마커 영역의 마커신호, 인덱스/가드 대역 영역의 가드대역 신호의 판독 파형의 피크 타이밍을 검출하여 판독 펄스(피크검출펄스)를 발생한다.

제로 크로스 검출회로부는 서보정보 판독 신호의 제로 크로스 타이밍을 검출하여 헤드위치검출에 사용하는 제로크로스 검출신호를 발생한다. 또한 제로 크로스 검출회로부의 전 단계에는 저역필터를 설치한다. 본 발명의 위상서보 정보의 기록패턴은 위상 0.5실린더의 피치만큼 다르게 하여 기록한다. 목표 실린더의 판독신호 파형은 0.5실린더의 편이가 있게 기록된 양측의 기록패턴의 영향을 받기 때문에 줄어든다. 피크는 무디어지고 피그 검출시의 복조신호로서 피크검출펄스에 지터가 발생한다. 그러므로 위상서보정보의 판독신호에서는 제로크로스점을 검출하고 복조신호를 얻는다. 제로 크로스 검출에서는 인접하는 위상 패턴으로 인한 무딘 피크부의 영향을 받음이 없이 위상패턴과 정확히 동기하는 복조신호로서 제로크로스 검출펄스를 얻을 수 있다. 또한 전 단계에 저역 필터를 설치함으로써 판독신호의 노이즈를 줄일수가 있는 동시에 제로크로스부를 즉시 높일 수가 있어서 위상 서보의 기록 패턴과 동기하는 복조신호의 정밀도를 높일 수가 있다.

트레이닝 영역, 마커영역, 인덱스/가드 대역영역, 서보영역 내의 모든 판독신호의 제로 크로스 점을 검출할 수가 있다. 또한 모든 판독신호의 피크도 검출 할 수 있다.

클록 발생회로부는 트레이닝 영역의 타이밍 신호와 위상 동기시키는 기준위상을 갖는 기준클록을 발생한다. 마스터 클록 작성회로부는 클록발행회로부터의 기준 클록을 기준위상으로하고, 다른 위상을 갖는 복수의 마스터 클록을 작성하고, 트랙에 서보 헤드를 위치하게 할 목표 실린더에 대응하는 위상의 마스터 클록을 선택하고, 선택한 마스터 클록을 출력한다.(실린더 전환기능)

헤드위치 신호 검출에서는 듀티펄스 작성회로부에 의해 마스터 클록의 기준위상과 제로크로스 검출펄스의 위상차에 대응하는 듀티비를 갖는 듀티 펄스를 발생한다. 적분회로부는 듀티펄스를 적분하여 서보헤드의 위치를 표시하는 위치신호를 발생한다.

본 발명은 회로지연이 있을 경우라도 온 트랙 상태에서 듀티비가 50%인 듀티펄스를 얻을 수 있는 디스크 장치를 제공한다. 전원을 턴온한 직후의 초기화 단계에서 특정의 목표 실린더에 대해 서보헤드의 온트랙 상태에서 듀티 펄스의 듀티비를 측정하는 듀티측정회로부를 제공한다. 듀티측정회로부는 서보정보의 제1 및 제3 필드에 대응하고 적분회로부에 출력하는 듀티 펄스를 반전시킴으로써 듀티비를 표시하는 적분신호를 얻을 수 있다. 듀티측정회로부의 측정결과는 듀티 조정회로부에 보내져서 듀티펄스의 듀티비를 목표실린더의 온 트랙상태에서 50%로 조정한다. 듀티조정회로부는 마스터 클록의 기준타이밍을 지연시켜 듀티비를 감소하는 제1지연회로부와 제로 크로스 검출펄스의 타이밍을 지연시켜 듀티비를 증가하는 제2 지연회로부를 갖춘다.

제1 지연회로부는 기준 클록의 1주기내의 소정시간마다 단계적으로 마스터클록을 지연시키는 시프팅 회로를 갖추며 이 시프팅회로의 시프단계출력중의 어느하나를 선택하여 마스터 클록에 소망하는 지연량을 부여한다. 제2 지연회로부는 고정된 지연량을 갖는 복수의 지연 성분(지연선)을 갖추며 복수의 지연성분을 선택하여 직렬로 접속해서 제로 크로스검출 펄스클록에 소망하는 지연량을 부여한다.

본 발명에서는 피크 검출에 의해 기준 클록을 동기 제어하고 제로크로스 점에서 서보 정보를 검출했을 경우에는 온 트랙 상태에서의 위상차 검출에 의한 듀티 펄스의 듀티비는 불가피하게 50%로부터의 벗어남이 생긴다. 그러나 듀티비를 측정하여 듀티비가 50%가 되도록 지연조정을 실시함으로써 온 트랙상태에서 적분회로에 의해 얻는 위치신호의 오프셋을 제거할 수 있다. 이 지연 조정은 회로지연에 의한 듀티비의 편차도 보정할 수가 있다.

듀티 펄스의 듀티비를 50%로 설정하는 조정은 데이터면에 기록된 서보정보에 의한 헤드위치의 검출과 같이 적용한다. 즉 선택회로부에 의해 헤드를 서보헤드로부터 전환하는 상태와 마찬가지로 듀티비를 측정하여 이 듀티비를 50%로 지연 조정시킨다.

본 발명은 적분 동작과 관련한 여러가지 오차를 제거하여 적분회로를 최적의 상태로 유지하는 디스크장치를 제공한다. 적분회로부의 회로조정을 위해 적분오차를 측정하는 적분오차 측정회로부와 적분오차 보정회로부를 설치한다. 적분오차 측정회로부는 서보헤드를 서보면의 임의의 목표실린더 위치로 이동시키는 온 트랙 상태에 대응하는 듀티펄스를 파워 온 스타트의 초기화 처리시에 적분회로부에 모의적으로 공급하여 적분오차를 측정한다. 즉 서보정보의 제1~제4필드 전체에서의 듀티비가 50%가되는 듀티펄스를 모의적으로 발생하여 이 듀티펄스를 제로 크로스 검출 펄스(판독펄스)로서 듀티 펄스 작성회로부에 공급한다. 초기화 처리후에 적분오차 보정회로부는 측정한 적분오차에 의해 적분회로부로부터 얻은 위치신호를 보정하여 정확한 위치신호를 얻는다. 상기한 바와 같이 적분 오차 신호의 측정에 의해 얻어서 A/D변환한 위치 데이터로부터 적분회로의 변화를 제거하도록 보정함으로써 위치를 고정밀도로 검출할 수가 있다.

적분오차 측정회로부는 실린더마다의 헤드 이동량을 표시하는 실린더 이득을 측정한다. 파워 온 스타트의 초기화처리시의 측정에서는 발생모드를 서보헤드를 임의의 목표 실린더에 이동시키는 온 트랙 상태에 대응하는 듀티 펄스의 발생으로부터 서보헤드를 1실린더의 거리만큼 한 방향으로 이동시키는 상태에 대응하는 듀티 펄스의 발생 또는 서보 헤드를 1실린더의 거리만큼 반대방향으로 이동시키는 상태에 대응하는 듀티 펄스의 발생으로 전환하고 적분회로부에 의해 위치변화를 각각 측정한다. 상기한 측정 결과에 의해 실린더마다의 위치변화량을 얻어서 초기화 처리후의 헤드위치 제어에 이용하는 실린더 이득으로 한다. 즉 듀티펄스 작성회로부에서는 서보정보의 제1~제4필드전체에서의 듀티비가 50%가 되는 듀티펄스를 목표실린더위치에서 발생하고, 헤드를 -1실린더 만큼 이동시킨 위치에서 듀티비가 25%, 75%, 75%, 25%로 변화하는 듀티펄스를 발생하고, 헤드를 +1 실린더 이동시킨 위치에서 듀티비가 75%, 25%, 25%, 75%로 변화하는 듀티펄스를 발생한다.

본 발명은 샘플링 주기마다 4실린더를 초과하는 헤드이동속도의 고속탐색동작을 할 수 있는 디스크 장치를 제공한다. 위상 서보 정보를 이용하는 탐색제어에서는 헤드위치 검출신호를 분리해서 얻는다. 따라서 탐색제어회로부는 위치신호를 작성하는 각 샘플링 주기마다 탐색 동작시의 헤드 이동속도를 검출하는 속도 검출 회로부와 각 샘플링 주기마다 차회 샘플링시점에서의 헤드위치를 예측하고 클록선택회로부로 하여금 이 위치예측에 의해 얻은 목표 실린더에 대응하는 위상의 기준 클록을 선택토록 하는 위치 예측 회로부를 갖춘다.

위치 예측회로부는 탐색동작중의 헤등 이동속도에 의해 서보영역의 제1~제4필드이 각각에서의 목표 실린더를 전환하여 클록 선택회로부로 하여금 대응하는 위상의 마스터 클록을 선택하도록 한다. 목표 실린더의 전환에서는 헤드이동속도가 높아짐에 따라 제1~제4필드에서의 전환 단계수와 각 전환동작에서의 목표실린더의 변화의 수가 증가한다.

예를 들어 샘플링주기에서의 이동실린더의 수에 의해 정의한 헤드 이동속도가 서보정보의 반복 실린더 수 이내인 경우에는 위치 예측회로부는 클로선택 회로부로 하여금 목표 실린더를 전환함이 없이 제1~제4필드에서의 대응하는 위상의 마스터 클록을 선택하도록 한다. 즉 서보정보의 반복 실린더수가 4실린더인 경우에 헤드이동속도가 -4실린더~+4실린더범위내에 있을 때는 목표실린더를 전환함이 없이 제1~제4필드에서 중심목표 실린더에 대응하는 위상의 마스터 클록을 선택한다.

샘플링 주기에서의 이동실린더수에 의해 정의한 헤드 이동속도가 서보정보의 반복실린더를 초과하는 경우에는 위치 예측회로부는 필드를 제1, 제2 및 제3, 제4 필드로 나누어서 목표실린더를 2단계로 전환하여 대응하는 위상의 마스터 클록을 선택하도록 한다. 예를 들어 서보정보의 반복 실린더 수가 4인 경우에는 헤드 이동속도가 -2실린더~+6실린더의 범위내에 있을 때는 제1, 제2필드에서는 목표 실린더를 중심실린더보다 1실린더 적은 목표 실린더로 전환한다.

또한 제3, 제4필드에서는 목표실린더를 중심 실린더보다 1실린더 큰 목표 실린더로 전환하고 대응하는 위상의 마스터 클록을 각각 선택한다.

또한 헤드 이동속도가 증가하면 위치 예측회로부는 목표실린더를 제1~제4필드의 각각으로 4단계로 분리 전환하여 대응하는 위상의 마스터 클록을 선택하도록 한다. 이 경우에는 헤드이동속의 증가에 따라 전환 실린더수를 헤드 이동방향으로 1, 2, 3---과같이 증가시키기만 하면된다.

따라서 탐색 동작시의 헤드 속도에 따라 제1~제4필드에서 실린더를 전환함으로써 위치신호검출의 한계인 ±4실린더의 범위를 초과할 때라도 헤드위치를 정확히 검출할 수가 있어서 고속 탐색동작을 실현할 수가 있다.

본 발명은 헤드의 이동에 따른 위치를 정확히 예측할 수 있는 디스크 장치를 제공한다. 탐색 제어에서의 위치예측 정밀도를 향상시키기 위해 위치예측회로부는 헤드이동의 가속도를 검출하여 차회의 샘플링시점에서의 헤드 위치를 예측한다. 예를 들어 가속도를 포함한 예측에서는 헤드의 가속에 따른 이동실린더의 수를 헤드 구동 전류에 의거해서 현위치에 가해서 예측위치를 계산한다. 따라서 가속도에 의한 헤드위치의 변화를 포함시킴으로써 위치를 보다 정확히 검출할 수 있으며 위치 예측의 큰 편차로 인한 탐색오차를 예방할 수가 있다. 본 발명은 데이터 헤드에 장착한 적은 MR 헤드(판독헤드)에 적합한 위상 서보 패턴을 데이터면에 기록하는 디스크 장치를 제공한다. 이를 위해서 서보정보를 데이터면에 기입하는 데이터면 서보 기입회로부를 설치한다. 데이터면 서보기입회로부에서는 4개의 분리된 필드중의 제1 및 제4필드(EVEN1 및 EVEN2)에 위치의 위상변화를 갖는 서보 정보와 제2 및 제3필드(ODD1 및 ODD2)에 역위상 변화를 갖는 서보정보를 데이터면의 특정실린더의 원주방향에 배치한 복수의 서보프레임의 각각에 기록하여 서보영역을 형성한다. 이 예에서는 데이터 헤드의 판독헤드로서 서보헤드에 배해 적은 MR헤드를 사용하였으므로 서보 면과 같은 서보정보를 기록하더라도 헤드 이동에 따라 직선으로 변화하는 위치신호를 얻을 수는 없다. 그러므로 예를 들어 서보면에 서보정보를 0,5실린더의 피치로 기록하는 경우에는 데이터면 서보기입회로부는 서보면과 같은 0.5실린더의 피치로 서보 정보를 기입하고 또한 제1 필드(EVEN1)과 제4 필드(EVEN2)의 서보정보와 제2 필드(ODD1)와 제3 필드(ODD2)의 위상정보를 기입하여 상호간에 단지 0.25실린더의 피치만큼만 편이 하도록 한다.

상기한 바와 같이 서보면에 서보정보를 기입할 수 있도록 하기 위하여 기준 클록의 상승 및 하강구간(leading and trailing edges)에 동기한 16위상분의 기입펄스를 발생시킨다. 한번에 0,25실린더씩 헤드를 탐색하면서 실린더 위치의 각각에 대응하는 제1~제4 필드에서의 위상번호의 기입 펄스를 선택하고 서보패턴을 기입한다. 일반적으로 서보면에 기록한 서보정보의 실린더 반복 수를 N으로 하였을 경우에는 데이터면 서보 기입회로부는 기준 클록 주파수를 그때의 기준 클록의 위상에 비해 상호간에 (1/4)N주기 만큼 다른 1/N로 나누어서 구한 기입펄스에 의해 얻은 (4N)종의 기입펄스를 발생한다. 데이터면 서보 기입회로는 또한 기입펄스중에서 기입실린더에 의해 지정한 소정위상의 기입펄스를 선택하여 서보면의 서보정보에 대응하는 서보정보를 데이터면의 서보영역에 기입한다.

본 발명은 헤드위치검출회로부에 의해 위상서보정보를 사용하여 데이터 비트 0 및 1이를 테이터면의 사용자 영역을 벗어난 특정 실린더로부터/에 판독/기입 할 수 있는 디스크 장치를 제공한다. 이러한 기능을 실현하기 위하여 데이터면의 사용자 영역을 벗어난 특정실린더에 서보정보를 사용하여 데이터를 기입하는 데이터 기입회로부와 이 데이터 기입회로부에 의해 기입된 서보정보를 판독하여 데이터를 복원하는 데이터 판독회로부를 설치한다.

데이터 기입회로부는 기입데이터 0 및 1에 대응하여 제1 및 제4 필드의 듀티비와 제2 및 제3 필드의 듀티비가 다른 듀티 펄스를 사용하여 서보정보를 기입한다. 예를 들어 기입 데이터 비트0에 대응하여 제1~제4 필드의 듀티비가 25%, 75%, 75%, 25%의 듀티 펄스를 기입한다. 또 데이터 비트 1에 대응하여 제1~제4필드의 듀티비가 75%, 25%, 25%, 75%의 듀티펄스를 사용하여 서보 정보를 기입한다.

데이터 판독회로부는 데이터면의 서보정보의 판독 신호를 듀티펄스작성회로부에 공급하여 듀티펄스를 발생한다. 또는 적분회로부는 듀티펄스를 적분하여 얻은 신호로부터 데이터 비트 0또는 1을 복원한다. 데이터면의 사용자 영역을 벗어나 있는 외주(外周)실린더에 데이터면의 서보정보를 기입하여 이를 데이터면의 오프트랙(off-track)측정에 사용한다. 또한 가장 내주의 실린더에도 이 서보정보를 기입하여 헤드 구동기구의 요각 오프셋의 측정에 사용한다.

본 발명은 헤드 암(head arm)에 의해 데이터헤드가 회동하여 내주 및 외주의 실린더에 위치하게 될때 판독 헤드의 요각오프셋을 측정하고 교정할 수 있는 디스크 장치를 제공한다. 파워 온 스타트의 초기화 처리시에 기입헤드와 판독헤드를 일체로 하여 갖춘 데이터 헤드를 서보면의 서보정보에 의거해서 데이터면의 외주 및 내주 실린더의 각각에 위치하도록 하여 각 실린더의 서보 정보에 의거해서 헤드암의 회동에 의해 생긴 판독 헤드의 요각 오프셋을 측정한다. 측정한 내주와 외주의 각 요각 오프 셋은 각 실린더 위치에서의 요각 오프셋을 구하는 보간계산에 사용한다. 실린더 번지를 인덱스(index)로 하는 보정 테이블을 작성한다. 보정테이블은 소정의 실린더 수단위로 요각 오프셋을 저장하여도 좋다. 요각 오프셋 보정은 예를 들어 데이터면의 판독 오차 발생시에 요각 오프셋을 보정하여 재시행(retry)동작을 실행한다.

본 발명의 디스크 장치에서는 VCM용의 D/A변환기의 변환신호를 그 중간점을 부여하는 참조전압에 대한 극성과 크기에 따라 VCM에 구동전류를 공급한다. 따라서 입력 구동데이터의 D/A변환 중심치에 의해 얻은 출력 중심치와 참조전압사이에 오차가 생길 가능성이 있다. 그러므로 파워 온 스타트의 초기와 치리시에 D/A 변환기에 대한 헤드 구동데이터를 중심치로부터 변화시켜 A/D변환 출력신호가 참조전압과 일치하기까지의 오차를 구한다. 초기화 처리후에 D/A변환기에 공급하는 헤드구동테이터로부터 오차를 측정하여 중심오차를 제거하도록 장치를 보정한다.

서보계통의 자동조정을 위해 탐색동작에 의해 제어모드를 코스 제어로부터 파인 제어(fine control)로 전환하기 까지의 코스시간을 속도제어에 사용하는 목표속도 패턴의 가감속을 정하는 이득을 조정치로서 가변하면서 측전한다. 또 탐색 동작에서 제어모드를 파인 제어로 전환하고 나서 헤드가 온 트랙하기 까지의 위상오차의 절대 적분치를 속도제어에 사용하는 목표속도패턴의 가감속을 정하는 이득을 조정치로서 가변하면서 측정한다. 이 측정에서 얻은 코스시간과 위치오차의 적분치의 합을 평가함수로하여 최소치가 되는 조정치를 최적치로서 검출하여 서보계를 자동조정한다.

또한 소거시에 온 트랙 상태를 판정하는 온 트랙 슬라이스치를 판독 및 기입시의 온 트랙 슬라이스치에 대해 확대한 값으로 변경한다.

본 발명의 상기 및 기타의 목적, 특징 및 이점은 도면을 참조한 이하의 상세한 설명으로 더욱 명백해질 것이다.

[실시예]

[하드웨어 구성]

제4도에서 본 발명의 디스크 장치는 디스크 엔클로저(10)와 드라이브 콘트롤러(12)로 구성된다. 디스크 엔클로저(10)에는 디스크를 회전하는 스핀들 모터(14)와 헤드를 이동하는 음성 코일 모터(이하 VCM이라한다)(16)가 설치된다. 자기 디스크의 서보면의 정보를 판독하기 위하여 서보 헤드(18)와 서보헤드(IC22)가 설치된다. 또한 복수의 데이터면의 정보를 판독, 기입하기 위하여 데이터 헤드(20-1~20-n)와 데이터 헤드(IC24)가 설치된다. 데이터 헤드(20-1~20-n)의 각각은 헤드부에 기입헤드와 판독헤드를 일체로 하여 갖추고 있다. 기입헤드로서는 자기헤드를 사용하고 판독 헤드로서는 자기저항소자를 사용한 MR헤드를 사용하고 있다.

이 예에서는 서보헤드(18), 데이터 헤드(20-1~20-n)에 설치된 기입헤드 및 판독헤드의 코어 폭 중에서는 서보헤드의 코어폭이 가장 크며 그 다음으로는 기입헤드의 코어폭이 크고 판독헤드(MR헤드)의 코어폭이 가장작은 관계에 있다. 예를 들어 데터면의 트랙피치를 7μm로 하면 서보헤드(18)의 코어폭은 트랙 피치와 거의 같은 7μm으로 된다. 이에 반해 데이터 헤드에 설치되어 있는 기입헤드의 코어폭은 6μm이다. 또한 판독 헤드로서의 MR헤드의 코어폭은 기입헤드의 코어폭의 절반인 3μm정도가 된다.

드라이브 콘트롤러(12)에는 전체적인 제어부로서 제어 프로세서(26)이 설치된다. 제어프로세서(26)는 인터페이스 회로(28)를 통해서 상위의 디스크 콘트롤 유닛과 결합되어 탐색명령, 판독명령, 기입명령등이 각종 명령을 수령하여 대응하는 처리를 실행한다. 제어 프로세서 아래에는 헤드위치 결정제어를 실행하는 드라이브 프로세서가 설치된다. 드라이브 프로세서(30)로서는 디지털 신호 프로세서를 사용하고 있다. 드라이브 프로세서(30)에 대한 헤드위치 검출을 위해 위치 신호 작성회로(36)가 설치된다.

위치신호 작성회로(36)에는 서보헤드(18)의 판독 신호가 입력된다. 본 발명에서는 디스크 매체의 데이터면에 위상 서보 정보를 기록하고 있다. 이 위상서보정보의 판독신호에 의거해서 위치신호 작성회로(36)는 헤드위치를 표시하는 위치 검출신호를 작성한다. 위치신호 작성회로(36)로부터의 위치신호는 A/D변환기(38)에 의해 디지털 데이터로 변환되어 드라이브 프로세서(30)에 송출된다. 드라이브 프로세서(30)는 D/A 변환기(32) 및 드라이버(34)를 통해서 스핀들모터(14)를 제어한다. 또 드라이브 프로세서(30)는 D/A변환기(40) 및 드라이버(42)를 통해서 VCM(16)을 구동하여 헤드의 위치 제어를 실행한다.

드라이브 프로세서(30)에 의한 헤드의 위치 결정제어는 탐색 명령에 의거해서 헤드를 목적실린더로 이동시키는 탐색 제어와 헤드가 목적실린더에 도달할때 온 트랙 상태를 유지하는 온 트랙제어를 실시한다. 탐색 제어는 코스제어와 파인제어로 구성된다. 코스제어는 목표속도 패턴에 따라 헤드를 목표 실린더의 직전에 이동시키는 제어이다. 파인 제어는 코스제어에 의해 목표실린더의 직전, 예를 들어 0.5실린더전에 도달했을 때 제어모드를 속도제어로부터 위치서보제어로 전환하여 목표실린더에 헤드를 끌어오는 제어이다.

한편 디스트 매체의 데이터면에 대한 데이터를 판독, 기입하기 위해 부호화/복호화 회로(44), 복조회로(48), 및 바이어스 전류제어회로(46)를 설치한다. 이들 판독/기입계의 회로는 공지의 회로를 그대로 사용할 수 있다.

또한 본 발명에서는 디스크 매체의 데이터면의 특정실린더 즉 사용자 영역에 대하여 내주의 단부에 위치하는 내주가드 대역영역 및 외주에 위치하는 외주가드 대역 영역에 서보면의 위상 서보 패턴에 대응하는 동등한 위상 서보 패턴을 기록하고 있다. 이 데이터 면의 위상 서보 패턴을 데이터헤드에 설치되어 있는 판독헤드로 판독하여 헤드 위치를 검출하기 위하여 데이터 헤드(24)로부터의 판독 신호를 복조회로(48)를 경유하여 위치신호 작성회로(36)에 공급하고 있다.

제5도는 제4도의 디스크 엔클로저의 내부구성을 나타낸다. 11개의 자기 디스크(50-1~50-11)는 회전축(54)의 지지에 의해 회전 가능하게 조립되어 있으며 하부에 설치된 스핀들 모터(도시하지 않음)에 의해 회전구동된다. 자기 디스크(50-1~50-11)의 우측에는 헤드 액추에이터(58)가 설치되어 있다.

이 헤드 액추에이터(58)의 선단에 설치한 헤드를 자기 디스크(50-1~50-11)의 각 매체면의 반경 방향으로 일체로 하여 이동할 수 있도록 하고 있다. 본 실시예에서는 자기 디스크(50-1~50-11)로서 직경 5.25인치의 디스크를 각각 사용하고 있다.

제6도는 제5도의 헤드 액추에이터의 종단면도이다. 헤드 액추에이터(58)는 상하의 베어링(56-1, 56-2)을 통해 고정 설치된 축(60)에 블록(62)을 회전가능하게 장착하고 있다. 블록(62)의 우측에는 VCM(16)의 코일(64)이 장착된다. 블록(62)의 좌측에는 11개의 암(66-1~66-11)이 일체로 되어 설치된다. 암(66-1~66-11)의 각 선단에는 한 쌍의 스프링암을 통해 2개의 헤드를 지지하고 있다. 본 실시예에서는 11개의 자기 디스크(50-1~50-11)에 대해 2개의 헤드를 설치하고 있다. 상측의 9개의 헤드가 데이터 헤드(20-1~20-19)이고 이어서 서보헤드(18)를 설치하고 있다. 서보 헤드(18)에 이어지는 나머지 10개의 헤드가 데이터 헤드(20-1~20-19)이다. 데이터 헤드(20-1~20-19)가 상대하는 자기 디스크(50-1~50-11)의 디스크면이 데이터의 판독, 기입의 데이터면이 된다. 이에 반해 서보 헤드(18)가 위치하는 자기 디스크(50-6)의 상측의 매체면이 전 트랙에 서보 정보를 기록한 서보면이 된다. 본 발명에서는 이 서보면에 위상서보팬턴이 기록되어 있다. 자기 디스크(50-1~50-11)의 중앙의 자기 디스크(50-6)의 서보헤드(18)가 상대하는 매체면을 서보면으로 하는 이유는 서보면이 중앙에 위치함으로써 가장 먼 자기 디스크(50-1~50-11)까지의 거리를 최소로 하여 온도변화에 의한 기계적인 변형에 의한 서보면에 대한 각 데이터면에서의 위치변동으로서의 오프 셋량을 최소로 하기 위해서이다.

디스크 장치의 기능구성

제7도는 본 발명의 디스크 장치에서 헤드의 위치 결정제어를 중심 기능으로 한 각종의 제어 기능을 나타낸다. 드라이브 프로세서(30)의 제어 기능에 직접 관련되는 하드웨어로서 VCM(16), 서보헤드(18), 데어헤드(20), VCM(16)용의 D/A변환기(32), 위치신호작성회로(36), 및 A/D변환기(38)를 나타내고 있다. 데이터헤드에 대해서는 실제로는 복수의 데이터 헤드를 설치하고 있으나 설명을 간단히 하기 위하여 1개의 데이터헤드(20)를 대표로 나타낸다. 위치신호 작성회로(36)는 서보면의 위상서보 패턴 또는 데이터면의 위상서보 패턴을 작성하기 때문에 이 전환을 가상적인 전환스위치(68)에 의해 나타내고 있다.

드라이브 콘트롤러(12)의 드라이브 프로세서(30)에는 본 발명의 제어기능을 실현하는 처리부로서 서보계 자동조정부(70), 데이터면 위상정보 기입부(72), 데이터면 비트 데이터 기입 판독부(74), 요각 오프셋 측정부(76), 요각 오프셋 보정부(78), VCM용 DAC중심치 조정부(80), 리제로 처리부(82), 듀티 지연 조정처리부(84), 적분회로조정처리부(86), 탐색제어부(88)의 기능인 실린더 전환 제어부(90), 위치예측처리부(92), 온도 오프셋 측정부(94), 온도 오프셋 보정부(96), 또한 패딩 처리부(98)를 설치하고 있다. 이 드라이브 프로세서(30)에 설치된 각 처리부의 상세한 것은 이후의 설명에서 명백해질 것이나 이들 처리부의 개략을 설명하면 다음과 같다.

서보계 자동조정부(70)는 서보면에 서보 라이터등의 전용장치에 의해 위상서보 패턴의 기입이 종료한 생산공정의 최종단계에서 코스제어에 사용하는 목표속도 패턴에서의 가속시와 감속시의 기울기(속도이득)를 결정하는 조정치를 탐색 시뮬레이션을 통해 최적치로 조정한다.

데이터면 위상 정보 기입부(72)는 데이터 헤드(20)에 설치되어 있는 기입헤드(자기헤드)를 사용하여 데이터면의 내주가드대역 및 외주 가드대역의 특정 실린더에 서보면의 서보정보에 대응하는 데이터 헤드의 판독헤드(MR헤드)의 판독에 의해 위치신호를 작성가능한 데이터면 고유의 위상서보 패턴을 기입한다. 이 데이터면에 대한 위상 서보 패턴의 기입도 디스크 장치의 최종 제조공정에서 실행된다.

데이터면 비트 데이터 기입 및 판독부(74)는 제12도의 드라이브 콘트롤러(12)가 상위의 디스크 콘트롤 유닛에 결합되어 있지 않은 단체 상태에서 디스크 장치의 각종 설정 데이터나 기계 변호등의 데이터를 데이터면의 사용자영역이외의 빈 영역으로부터 위상서보정보의 기입 및 판독 기능을 이용하여 판독/기입한다. 이 데이터 면 비트 기입 및 판독부(74)에 의한 기능도 디스크 장치의 생산공정에서의 최종단계 또는 설치 현장에서의 시스템 구축시에 이용된다.

요각 오프셋 측정부(76)는 데이터면 위상 정보 기입부(72)에 의해 데이터 면의 내주 가드 대역 영역 및 외주 가드 대역영역에 기입된 위상서보 패턴을 이용하여 VCM(16)의 구동에 의한 헤드의 최내측 및 최외측 위치에서의 오프셋을 측정한다. 요각 오프셋 보정부(78)는 요각 오프셋 측정부(76)의 측정결과에 의거해서 판독 헤드에 의한 데이터면의 판독시에 판독헤드의 오프셋을 보정한다. 요각 오프셋 측정부(76)에 의한 측정처리는 파워 온 스타트에 의한 초기화 처리시에 실행된다.

VCA용 DAC중심치 조정부(80)는 VCM(16)에 구동 전류를 공급하기 위하여 사용하는 D/A변환기(32)의 중심치를 파워 온 스타트의 초기화 처리시에 조정한다.

리제로 처리부(82)는 예를 들어 최내측 접촉 개시/정지 영역에 위치하고 있던 헤드를 최외측으로 이동시키는 리제로 동작을 실행한다.

듀티 지연 조정 처리부(84)는 위상 서보 정보의 판독신호의 검출을 제로 크로스 검출로 실시하는데 따른 위치 신호 작성 회로(36)로부터의 온 트랙시에 발생하는 듀티 펄스의 듀티비가 50%로부터 편차가 생긴 점을 조정하여 항상 온 트랙 상태에서 듀티비 50%의 듀티펄스를 작성할 수 있도록 한다.

적분 회로 조정 처리부(86)는 위치 신호 작성회로(36)에 설치되어 있는 듀티 펄스에 의거한 적분 동작을 실행하는 적분회로의 적분오차의 조정과 1실린더 당 헤드위치신호의 변화량을 표시하는 실린더 이득의 계측을 실행한다.

탐색 제어부(88)의 실린더 전환 제어부(90)는 위치 신호 작성 회로(36)로 위치 신호를 작성하기 위하여 사용하는 의사 마스터 클록을 정하는 목표 실린더를 탐색 속도에 의거해서 전환한다. 위치 예측 처리부(2)는 위치 신호 작성회로(36)가 다음 샘플링시에 헤드가 위치하는 목표실린더를 알고 대응하는 마스터클록으로 전환할 필요가 있으므로 이 다음 샘플링시의 위치 예측에 대해 속도에 추가해서 가속도를 포함하여 정확한 위치를 예측한다.

본 발명의 탐색제어부(88)에서는 종래의 2상위상서보에 의한 헤드 위치 제어와 같이 트랙 크로싱 펄스를 사용하지 않고 위치신호 작성회로(36)의 위치신호의 작성주기에 의해 정해지는 소정의 샘플링 주기마다 이산적으로 얻어지는 헤드위치신호를 사용하여 코스제어(속도제어)를 실행하고 실행하고 있다.

이와 같이 트랙 크로싱 펄스를 사용하지 않는 코스 제어에 대해서는 1991. 6.27일부로 국제출원한 국제출원번호 W092/11636에 의한 디스크 드라이버의 헤드위치 결정제어 장치 및 제어방법의 명세서에 개시되어 있다. 간단히 설명하면 드라이브 프로세서(30)가 금회의 헤드 위치와 전회의 헤드위치로부터 헤드이동속도를 구하고 다음 샘플링시의 헤드위치를 예측하여 목표실린더에 대한 나머지 실린더수를 산출한다. 드라이브 실린더는 나머지 실린더수에 의해 미리 설정된 목표 속도 패턴으로부터 목표 속도를 구하고 그 때의 실속도와 목표속도간의 차에 대응하는 VCM(16)의 전류치를 산출하여 D/A변환기(32)를 통하여 VCM(16)을 구동한다.

온도 오프셋 측정부(94)는 데이터 면의 외주 가드 대역 영역에 기입된 위상 서보 패턴에 데이터 헤드를 탐색하고 장치의 온도변동에 수반되는 실린더 1주분의 오프셋을 예를 들어 균등하게 16개소 검출하여 각 회전위치를 번지로 한 온도 오프셋 보정 테이블을 작성한다. 온도 오프셋 보정부(96)는 온도 오프셋 측정부(94)에 의해 작성된 보정 테이블을 사용하여 온 트랙 제어시에 D/A변환기(32)에 출력하는 위치 제어 신호를 보정한다. 온도 오프셋 측정부(94)에 의한 측정처리하는 파워 온 스타트시와 파워 온 스타트 이후에는 소정의 타임 스케듈에 따라 실행하여도 좋으나, 본 발명에서는 디스크 장치가 명령을 수령하지 않는 유휴상태(idle state)를 감시하여 명령 수행이 없다고 간주하였을 때에 온도 오프셋 처리를 실행하도록 하고 있다.

패딩 처리부(88)는 상위의 디스크 콘트롤 유닛으로부터 특정의 실린더에 대한 소거 명령을 수령했을 때 소거 동작에서의 헤드위치결정신호의 허용범위를 표시하는 온 트랙 슬라이스치를 통상의 판독동작이나 기입동작에 비해 확대한 온 트랙 슬라이스치로 변경한다. 따라서 오프 트랙이 클 경우에도 인접 트랙을 소거하지 않는 범위에서 가능한 한 길게 소거동작을 계속시킨다.

제8도는 제7도의 드라이브 프로세서(30)의 처리부에서 제품출하전의 조립공정의 최종단계에서 실행하는 일련의 처리를 나타낸다. 제품출하전의 생산공정의 최종단계에서는 우선 스텝S100에서 서보면에 대한 위상 서보 패턴의 기입처리를 실행한다. 이 위상서보 패턴의 기입 처리는 통상 전용의 서보라이터를 사용하여 실행한다. 서보면에 위상서보 패턴의 기입이 끝나면 다음 스텝S200에서 서보계 자동조성부(70)를 사용하여 서보계의 자동조정처리, 즉 코스제어에서의 목표속도 패턴의 가감속이 기울기를 정하는 조정치의 최적화 조정처리를 실행한다. 서보계의 자동 조정 처리가 끝나면 스텝 S300에서 데이터면 위상 정보 기입부(72)를 사용하여 데이터면에 대한 위상서보 패턴의 기입처리를 실행한다. 이어지는 스텝 S400에서 데이터면 비트 데이터 기입 및 판독부(74)를 사용하여 데이터면의 외주가드 대역영역(OGB1)및 내주 가드 대역 영역(IGB1)의 빈 실린더에 디스크 장치 단체에 필요한 각종 데이터를 위상서보 패턴을 이용하여 기입하는 기입처리를 실행한다. 스텝S500에서 위상 서보 패턴을 기입하고 있는 데이터면의 내주 가드 대역 영역(IGB1) 및 외주 가드 대역 영역(OGB1)에 순차적으로 데이터 헤드를 탐색하고 최내측과 최외측 영역에서의 데이터 헤드에 설치되어 있는 판독헤드(MR 헤드)의 요각 오프셋을 측정하여 그 직선 보간법에 의해 각 사용자 위치에서의 요각 오프셋을 구하고 보정테이블을 작성하는 요각 오프셋 처리를 실행한다. 이상의 처리는 제품출하전의 조립 공정의 최종단계에서의 처리이다. 이 이외의 처리는 디스크 장치 설치후의 파워 온 스타트에 수반하는 초기화 처리, 초기화 처리 종료후의 상위 명령에 의거한 탐색제어, 및 판독/기입 동작을 통해서 실행된다.

제9도는 본 발명의 디스크 장치의 운용상태에서의 전체적인 처리동작을 나타낸다. 디스크 장치의 저원 투입에 의한 파워 온 스타트가 실행되면 우선 스텝 S1에서 프로그램 적재(program load)초기화 진단등을 포함한 기본적인 초기화 처리를 실행한다. 스텝S2에서 VCM용 DAC중심치 조정부(80)에 의한 VCM용의 D/A변환기(32)의 중심치 조정처리를 실행한다.

스텝 S3에서 리제로 처리부(82)를 가동하여 헤드를 외주 가드 대역 영역(OGB1)에 탐색하여 실린더번지의 절대치를 구하는 리제로 동작을 실행한다. 다음에 스텝S4로 진행하여 듀티 지연 조정처리부984)를 사용하여 위치신호 작성회로(36)에서의 온 트랙시의 듀티 펄스의 듀티비를 50%로 조정하는 지연조정처리를 실행한다. 이어지는 스텝 S5에서 적분회로 조정처리부(86)를 기동하고 위치신호작성회로(36)에 설치되어 있는 적분회로의 위치신호가 0이되는 온 트랙시의 적분 오차의 검출에 의한 오차보정치를 작성한다. 또한 헤드를 1실린더 이동할 때의 위치 신호의 변화량을 표시하는 실린더 이득의 측정을 포함하는 적분회로의 조정처리를 실행한다. 이상 스텝 S1~S5의 일련의 파원 온 스타트에 수반하는 처리가 끝나면 디스크장치는 준비상태가 되고 스텝S6에서 상위의 디스크 콘트롤 유닛으로부터의 명령을 기다리게 된다.

스텝 S6에서 상위의 디스크 콘트롤 유닛에서의 입/출력 명령의 실행에 수반하는 명령을 수령하면 스텝 S7에서 이 명령을 해독한다. 통상의 입/출력 요구일 경우에는 우선 탐색 명령을 수령하므로 스텝 S8에서 탐색동작을 실행하여 헤드를 목표실린더에 탐색 제어하여 헤드를 온 트랙 상태로 한다. 탐색 동작이 완료되면 스텝 S9에서 이어서 얻어진 판독 명령 또는 기입명령에 수반하는 판독동작 또는 기입동작을 실행한다. 판독 또는 기입동작의 종료시에 스텝 S10에서 에러가 있다고 판별될 경우에는 다시 스텝S9로 되돌아와서 판독 동작 또는 기입동작의 재실행(retry)이 이루어진다. 에러가 없을 경우에는 스텝 S11에서 정상종료를 표시하는 상태 응답(status response)을 상위의 디스크 콘트롤 유닛에 되돌려서 처리를 종료하고, 다시 스텝 S6로 되돌아 간다. 한편 장치가 스텝S6에서 명령을 기다릴 동안 디스크 장치는 유휴상태가 된다. 유휴상태에서는 스텝S12로 진행하여 미리 정해진 측정장치가 측정처리의 실행이 가능한지의 여부를 처리한다. 명령을 수령하지 않는 상태가 계속되어 측정가능하다고 판단될 경우에는 스텝S13로 진행하여 본 발명에서는 온도 오프셋 측정부(94)에 의한 온도 오프셋 측정처리를 실행한다.

[위치 신호 작성 회로]

제10도는 제4도는 드라이브 콘트롤서(12)에 설치된 위치신호작성회로(36)를 나타낸다. 서보 헤드(18)에 의해 판독한 서보면의 판독 신호는 AGC 증폭기(1000)에 의해 증폭된다. 저역 필터(이하 LPF라한다)(1010)는 증폭된 판독신호의 노이즈를 제거하고 파형을 균등화하여 처리된 신호를 피크 검출회로(100)에 공급하여 판독 파형의 피크 타이밍을 검출한 피크 검출 펄스(판독 펄스)를 발생한다. 디스크의 서보면 및 데이터면에 대한 자기기록과 판독 동작을 이하 설명한다. 제11a도 기입신호를 나타낸다. 기입 신호의 상승구간(leading edge)에서 제11b도의 매체의 극성이 N극으로 자화되고, 기입신호의 하강구간(trailing edge)에서 이 매체의 극성이 S극으로 자화된다. 이 매체의 자화 상태를 판독한 제11c도의 판독신호는 매체의 N극의 자화부분에서 정의 판독 파형이 얻어지고 S극의 자화부분에서 부의 판독 파형이 얻어진다. 실제의 서보 패턴에서는 N극과 S극의 간격이 대단히 짧기 때문에 판독 파형의 형상은 연속된 정현파형이 된다. 제11d도는 제11b도의 매체의 자화상태를 표현한 개략도이다. N극의 자화부분은 실선(212)으로 나타내고 S극의 자화부분은 점선(214)으로 나타내고 있다. 이하의 위상서보 패턴의 트랙기록상태는 N극 자화상태를 표시하는 실선(212)과 S극 자화 상태를 표시하는 점선(214)에 의해 표현한다.

제10도의 피크 검출회로(100)는 제11c도의 판독신호의 판독 파형의 피크 타이밍을 검출하여 피크 타이밍에서 상승하는 피크검출펄스를 발생하게 된다. 구체적으로 말해서 피크 검출회로(100)는 판독 파형을 소정의 레벨로 슬라이스하여 얻어진 게이트 신호와 미분 펄스에 의거해서 피크 검출필스를 작성한다.

제12도는 피크 검출 회로(100)의 1실시예를 나타낸다. 연산 증폭기(1020,1030)는 슬라이딩 회로를 구성한다. 이 연산증폭기(1020,1030)에 제10도의 AGC증폭기(1000)에의해 증폭되고 LPF(1010)에 의해 노이즈가 제거된 판독신호 EO1을 공급한다. 또 연산 증폭기(1020,1030)에는 고정 슬라이스 전압 V_S가 걸려있다. 비반전 증폭용의 연산증폭기(1020)는 슬라이스 전압V_S를 중간점 전압인 OV를 기준으로 플러스측에 설정하고 입력판독신호 EO1의 플러스의 증폭부분을 슬라이스전압 V_S으로 슬라이한 EO3를 발생한다. 반면에 반전증폭용 연산 증폭기(1030)는 슬라이스전압을 중간점 전압인 OV를 기준으로 -V_S로 설정하고 입력판독신호 EO1의 마이너스측의 판독 파형을 슬라이스 전압 -V_S로 슬라이스한 슬라이스 신호 EO4를 발생한다. 한편 판독신호 EO1은 미분회로(1040)로 미분되어 제로크로스검출회로(1050)에 공급된다. 판독신호 EO1을 미분한 미분파형은 판독신호 EO1의 피크부분에서 제로 크로스점을 가지므로, 이 제로크로스 점을 제로 크로스 검출회로(1050)로 검출한다. 제로 크로스 검출 신호 EO5는 판독신호 EO1의 피크 타이밍을 검출한 신호가 된다.

슬라이스 신호 EO3는 D-FF(D형 플립플롭)(1060)의 D단자에 공급되고 슬라이스신호 EO4는 마찬가지로 D-FF(1070)의 D단자에 공급된다. 이 예에서는 D-FF(1070)의 클록단자C는 반전입력단자가 된다. D-FF(1060,1070)의 각 클록 단자에는 제로 크로스 검출신호가 주어진다. 슬라이스 신호 EO3 및 EO4는 각각 게이트신호로서 기능한다. 슬라이스 신호 EO3가 논리 레벨1로 상승한 후에 제로 크로스 검출신호 EO5가 마찬가지로 논리 레벨 1로 상승하면 D-FF(1061)의 세트 동작이 이루어져서 Q출력이 논리레벨1이된다. 한편 슬라이스 신호 EO4가 논리 레벨1로 상승한 후에 제로 크로스 검출 신호 EO5가 논리 레벨0으로 하강하면 D-FF(1070)의 세트 동작이 이루어져서 Q출력이 논리레벨 1이된다. OR회로(1080)는 D-FF(1060,1070)의 Q출력의 OR를 취하여 단사멀티바이브레이터(one-shot multivibrator)(1090)를 트리거하여 소정 펄스폭의 피크 검출신호 EO6를 발생한다. 피크 검출신호 EO4는 D-FF(1060,1070)의 각 리셋 단자 R에 귀환되어 다음의 피크 검출을 위해 리셋된다.

이 피크 검출회로의동작을 다음에 설명한다.

서보 헤드로부터의 판독 신호는 제13a도와 같은 파형 왜곡을 일으키나, 제10도의 필터(1010)를 통하게 함으로써 판독신호는 제13b도의 필터 출력 신호EO1이되어 피크 검출회로에 공급된다. 필터 출력 신호 EO1에 대해서는 연산증폭기(1020,1030)에서 슬라이스 전압 +V_S, -V_S의 설정이 이루어진다. 이에 따라 연산 증폭기(1020)는 제13d도의 슬라이스 신호 EO3를 게이트 신호로서 발생한다. 연산 증폭기(1030)는 제13e도의 슬라이스 신호 EO4를 마찬가지로 게이트신호로서 발생한다. 한편 미분회로(1040)로부터의 미분신호EO2는 제13c도의 판독 신호의 피크 타이밍에 제로 크로스점을 갖는다. 이 미분신호 EO2는 제로 크로스 검출회로(1050)에 공급되어 제로크로스점에 동기한 제13f도의 제로크로스 검출신호 EO5를 발생한다. 제로크로스 검출신호(1050)는 OV가 되는 중간점 전압으로부터 보면 플러스 입력 단자에 제13c도의 미분신호 EO2를 입력하고 마이너스 입력단자에는 미분신호 EO2를 반전한 신호를 입력하고 있다고 간주된다. 이 플러스 입력과 마이너스 입력의 입력신호의 비교 출력으로서 미분신호 EO2의 정의 반 사이클에서 논리레벨1로 상승한 제13f도의 제로크로스 검출신호 EO5를 발생한다.

슬라이스 신호 EO3가 논리레벨 1이 되어 있는 상태에서 제로크로스 검출신호 EO5가 논리레벨1로 상승하면 D-FF(1060)의 Q출력이 논리레벨1로 되어 OR회로(1080)를 거쳐 단사 멀티바이브레이터(1090)로 부터 피크 검출 펄스의 하나가 발생한다. 이어서 슬라이스 신호 EO4가 논리 레벨 1로 상승한 후에 다음의 제로 크로스 검출에서 제로크로스 검출신호 EO5가 논리레벨0으로 하강하면 D-FF(1070)의 세트동작이 이루어져서 Q출력이 논리레벨1이되고 OR회로(1080)를 거쳐서 단사 멀티바이브레이터를 트리거하여 다음의 피크 검출 펄스 EO6를 발생한다.

피크 검출 회로(100)의 출력은 PLL회로(102), 마커 검출회로(104)에 주어진다. PLL회로(102)는 이후의 설명으로 명백해지는 서보 프레임의 선두의 트레이닝 영역에 기록되어 있는 타이밍 신호의 판독에 의거한 피크 검출 펄스에 동기하여 기준 클록을 발진한다. PLL회로(102)의 발진주파수로서는 본 실시예에서는 20MHz이며, 따라서 1클록주기 τ는 50nsec가된다. 마커 검출회로(104)는 서보프레임의 트레이닝 영역에 이어지는 마커 영역의 마커 신호를 검출한다.

가드 대역 인덱스 검출 회로는 마커 영역에 이어지는 가드 대역 인덱스 영역의 가드 대역신호 및 인덱스 신호를 검출한다. 마커 검출회로(104)는 마커 검색 신호 E1을 받아서 동작상태가 된다. 한편 가드대역 인덱스 검출회로(105)도 가드 대역 검색 신호 E3를 받아서 가드 대역 검출 상태가 되고 인덱스 검색신호 E4를 받아서 인덱스 검출상태가 된다.

마커 검출회로(104)는 마커 검출 신호 E2를 발생한다. 한편 가드 대역 인덱스 검출 회로(105)는 제1외주 가드대역 검출 신호(OGB1), 제2외주 가드대역 검출신호(OGB2), 및 인덱스 신호(INDEX)를 발생한다.

PLL 카운터(106)는 마커 검출회로(104)로부터 마커 검출신호 E2가 얻어진 시점으로부터 PLL 회로(102)의 클록수를 계수한다. 따라서 PLL 카운터(106)의 값은 마커 검출 시점을 기준으로 하여 그 이후의 가드 대역 인덱스부 및 서보 패턴부에서의 정보기록 위치를 표시하는 계수치를 제공하게 된다.

한편 서보 헤드(18)의 출력은 선택회로(116)를 통해서 판독 펄스검출부의 일부로서 기능하는 제로크로스 검출신호(112)에 주어진다. 본 발명에서는 서보프레임의 최후에 설치되어 있는 위상 서보의 판독 신호에 대해서는 피크 검출대신에 제로 크로스 검출을 하고 있다. 이는 위상서보 정보의 판독신호의 피크검출은 노이즈에 약해서 지터(jitter)가 쉽게 일어나는 문제가 있기 때문이다. 그 이유에 대해 더 자세히 설명한다. 서보면에 기록되어 있는 위상서보 정보는 위상편이가 예를 들어 0.5실린더인 패턴이다. 서보 헤드에 의한 판독신호는 인접한 서보 존(zone)의 영향을 받아 신호의 진폭이 감소하거나 피크부분이 무디어진다. 제14a도는 목포 실린더의 위상 서보 패턴의 판독신호(1160), +0.5 실린더 편이한 인접 실린더의 패턴 판독 신호(1170), 및 -0.5 실린더 편이한 인접실린더의 패턴 판독 신호(1180)를 나타낸다. 실제로 서보헤드로부터 얻어지는 판독 신호는 이들 3개의 신호를 합성한 제14b도의 판독신호(1200)가 된다. 따라서 판독신호(1200)를 제14c도에 나타낸 바와 같이 미분하여 미분신호(1210)의 제로 크로스점으로부터 피크를 검출하게 된다. 그러나 파형부분(1220)을 확대하여 나타낸 바와 같이 제로크로스점(1230)에서 파형의 기울기가 무디어지는 파형 왜곡을 일으키어 위상 지터의 원인이 된다. 그 결과로 헤드의 위치 결정 정밀도가 저하하는 문제가 있다. 본 발명에서는 위상 서보 판독 신호에 대해 피크 검출 대신에 제로 크로스 검출을 함으로써 노이즈가 혼입하드라도 위상 서보의 판독 신호를 확실히 검출할 수 있도록 하고 있다.

제15도는 제로크로스 검출회로(112)의 1실시예를 나타낸다. 제로크로스 검출회로(112)는 연산 증폭기(1150)를 가지며 연산 증폭기(1150)의 비반전 입력 단자(플러스 입력단자)와 반전 입력 단자(마이너스 입력단자)에 각각 콘덴서(1110, 1120)를 통해서 전단계의 LPF(1010)로부터의 판독신호EO1을 교류결합에 의해 수령한다. 콘덴서(1110,1120)에 이어지는 연산 증폭기(1150)의 입력에 대해서는 저항(1130,1140)을 통해서 일정한 기준전압 Vref가 바이어스 전압으로서 인가된다.

제로크로스 검출회로(112)의 동작을 다음에 설명한다. 제16a도의 판독 신호는 LPF(1010)를 통과하기 전의 신호이며 제로 크로스 점이 무디어지는 파형 왜곡을 일으키고 있다. 이 판독 신호가 LPF(1010)을 통과하면 제16b도에 나타낸 바와 같이 제로크로스의 상승속도를 빨리 할 수가 있다. 판독 신호 EO1은 2개의 신호선의 차동 신호로서 공급된다. 콘덴서(1110,1120)의 교류결합으로 연산 증폭기(1150)에 공급한 판독신호 EO1을 기준전압 Vref으로 설정한 중간점 전압을 기준으로 보면 비반전 입력 단자(플러스)측은 제16b도의 신호파형의 된다. 반면에 반전 입력단자(마이너스)은 제16c도의 반전입력 신호가 된다. 이로 인하여 연산 증폭기(1150)는 비반전 입력신호와 이 비반전 입력 신호를 반전한 반전 입력신호를 비교하는 비교기로서 동작한다. 따라서 비반전 입력신호가 반전 입력 신호를 상회하고 있는 반 사이클의 기간에 걸쳐 논리레벨1이 되는 16d도의 제로크로스 검출 퍼스 E16을 발생한다. 제15도의 제로 크로스 검출회로는 제12도의 피크 검출회로에 사용하는 제로크로스 검출회로(1050)와 같은 구성이다.

위상서보 정보의 판독신호에 대한 제로크로스 검출에서는 제11c도의 판독신호에서의 N극의 정의 판독 파형과 S극의 부의 판독파형 간의 제로 크로스 타이밍을 검출하게 된다. 따라서 판독 파형의 피크검출에서는 제로크로스 검출의 검출 타이밍은 판독 파형의 피크 검출의 검출 타이밍에대해 필연적으로 위상지연을 가지게 된다. 즉 PLL 회로(102)에 의한 기준 클록에 대해서는 피크 검출에 의한 동기제어가 이루어지고 있으며 본래 위상서보의 판독에 의한 판독펄스도 PLL 회로(102)의 클록에 동기할 필요가 있다. 그러나 제로 크로스 함으로써 기준 클록에 대해 필연적으로 위상지연이 생긴다.

이 제로크로스 검출에 의한 위상지연은 가변 지연회로(114) 및 시프터(108)로 조정되어 온 트랙 상태에서 적분 전압이 0이 되는 듀티비가 50%인 듀티 펄스의 작성을 가능하게 한다. 이 예에서 시프터(108)는 PLL카운터(106)의 제2비트 출력으로서 얻어지는 PLL회로(102)의 기준 클록을 1/4로 분주한 펄스신호의 상승구간을 0τ~3τ의 3단계의 범위에서 디지털적으로 지연 조정한다. 반면에 가변지연 회로(114)는 제로크로스 검출회로(112)의 상승 타이밍을 복수의 아날로그 지연소자의 선택접속으로 아날로그적으로 지연시킨다. 시프터(108) 및 가변지연회로(114)에 의한 지연 조정에 대해 다음에 자세히 설명한다.

마스터 클록 작성회로(110)는 목표 실린더에 대응하여 정한 위상을 갖는 기준 클록을 1/4로 분주한 주기 4π의 마스터 클록을 작성하여 마스터 클록신호 E10으로서 발생한다. 목표 실린더에 대응하는 위상을 갖는 마스터 클록의 전환은 드라이브 프로세서(30)로 부터의 실린더 전환신호 E30에 의해 실행된다. 온 트랙 제어에서는 현재 헤드가 위치하고 있는 목표 실린더에 대응하는 위상의 마스터 클록은 실린더 전환신호 E30에 의한 실린더의 전환에 의해 선택된다. 한편 탐색제어시에는 전회의 헤드 위치와 금회의 헤드위치로부터 얻은 실속도, 또한 가속도를 가하고 예측된 다음의 예측위치에서의 목표 실린더에 대응하는 위상의 마스터 클록을 선택한다.

듀티 펄스 작성회로(120)는 세트/리세트 회로이며 마스터 클록 작성회로(110)로 부터의 목표실린더에 대응한 마스터 클록 신호 E10의 상승구간(기준위상)에서 세트되고 선택회로(118)를 통해 얻어지는 제로크로스 검출 펄스의 하강 구간(검출위상)에서 리세트된다. 듀티 펄스 작성회로(120)는 서보헤드(18)의 온 트랙 상태에서 위상서보 패턴의 제1필드(EVEN1), 제2필드(ODD1), 제3필드(ODD2), 제4필드(EVEN2)에서 듀티비가 50%, 50%, 50%, 50%가 되는 듀티 펄스 E19를 발생한다.

듀티 펄스 작성 회로(120)로부터의 듀티 펄스 E19는 적분회로(124)에 주어진다. 적분회로(124)는 기본적으로 콘덴서(126), 콘덴서(126)에 브리지 결합된 4개의 스위치 소자(128, 130, 132, 134)로 구성된다. 콘덴서(126)의 하측의 스위치 소자(132, 134)의 ON/OFF동작은 듀티 펄스 E19에 의해 제어된다. 한편 콘덴서(126)의 상측의 스위치 소자(128,130)의 전환은 위상 서보 패턴의 제1~제4 필드에 따라 제어된다.

이 예에서는 콘덴서(126)의 양단으로부터 꺼내는 위치신호의 극성을 도시한 바와 같이 우측을 플러스, 좌측을 마이너스로 하면 제1~제4 필드에서의 스위치소자(128, 130, 132, 134)의 전환에 의한 적분 동작은 다음과 같이 된다. 우선 제1 및 제4 필드(EVEN1, EVEN2)에서는 콘덴서(126)의 상측의 스위치 소자(128)는 온, 스위치 소자(130)는 오프가 된다. 스위치 소자(130)는 이러한 상태에서 듀티 펄스 E19에 의해 온 오프된다. 이로 인하여 콘덴서(126)는 실선으로 나타낸 경로를 통해 충전되어 콘덴서(126)의 양단전압에서 본 위치 신호는 마이너스 측으로 증가한다. 한편 제2 및 제3 필드(ODD1, ODD2)에서는 콘덴서(126)의 상측의 스위치 소자(130)가 온, 스위치소자9128)가 오프되어 스위치 소자(132)는 이러한 상태에서 듀티펄스 E19에 의해 온 오프된다. 따라서 콘덴서(126)는 파선으로 나타낸 경로를 통해 충전되어 도시한 극성에서 위치신호는 플러스측으로 증가한다.

목표 실린더의 온 트랙 상태에서 작성된 듀티 펄스E19는 전 필드에서 듀티비 50%이며 각 필드에서의 펄스수는 동일하다. 따라서 4필드분의 듀티펄스의 적분 동작이 종료한 시점에서 콘덴서(126)의 적분 전압은 0이된다. 서보헤드가 목표 실린더에 온 트랙하고 있는 상태로 부터 편이하면 듀티비가 50%로부터 빗나가서 이 듀티비의 변화에 따른 전압이 콘덴서(126)에 얻어진다.

구체적으로 말하면 서보헤드(18)가 마이너스방향, 즉 목표실린더에 대해 외측으로 이동하면 제1 및 제4필드(EVEN1,EVEN2)의 듀티비는 감소하고, 반대로 제2 및 제3필드(ODD1,ODD2)의 듀티비는 증가하게 된다. 한편 서보헤드(18)가 플러스방향, 즉 목표 실린더에 대해 내측으로 이동하면 제1 및 제4필드(EVEN1,EVEN2)의 듀티비는 증가하고, 제2 및 제3필드(ODD1,ODD2)의 듀티비는 감소하게 된다.

적분회로(124)에서의 콘덴서(126)의 상측의 스위치소자(128, 130)의 각 필드마다의 전환제어는 일치검출회로(122)로부터의 출력신호 E5, E6, E7, E8)에 의해 이루어진다. 일치검출회로(122)는 PLL카운터(106)의 계수치와 미리 정한 소정치간의 일치를 판정하여 각 일치위치에 대응한 신호를 발생한다. 즉 마커 검출회로(104) 및 가드대역인덱스 검출회로(105)에 대한 각 검색신호 E1, E3, E4에 덧붙여서 복조모드발생부(122-1)에 의해 제1~제4 필드를 표시하는 복조모드신호 E5를 발생한다. 하프모드발생부(122-2)는 제2 및 제3필드의 경계가 되는 위치신호검출시점을 표시하는 하프모드신호 E6를 발생한다. 데이터윈도발생부(122-3)는 제1~제4필드기간에 적분회로(124)에 대한 듀티펄스를 유효하게 하는 데이터 윈도신호 E7를 발생한다.

또한 방전제어부(122-4)는 제1~제4필드에 걸친 듀티펄스 발생기간 이외의 타이밍으로 콘덴서(126)를 방전리세트하는 방전제어신호 E8을 발생한다. 이 방전제어신호 E8에 의한 방전리세트는 적분회로(124)에 설치되어 있는 스위치 소자(128,130)를 오프, 스위치소자(133,134)를 온하게 된다.

적분회로(124)의 콘덴서(126)의 양단전압으로서 얻어진 위치신호 E40은 A/D변환기(38)에 의해 서보프레임의 종료타이밍에서 얻어지는 인터럽트신호(interrution signal)E9에 의해 드라이브 프로세서(30)에 인출(fetch)된다.

한편 본 발명에서는 데이터면의 내주 가드 대역영역(IGB1) 및 외주가드대역영역(OGB1)에도 위상서보패턴이 기입되어 있다. 이 데이터면의 위상서보패턴에 의한 헤드위치의 검출을 가능하게 하기 위하여 데이터헤드(20)에 설치하고 있는 판독헤드(410)의 판독신호를 선택회로(116)를 통해서 제로크로스검출회로(112)에 공급하고 있다. 선택회로(116)는 드라이브프로세서(30)로부터의 제어신호 E31에 의해 전환된다. 즉 통상이 서보제어에서는 선택회로(116)는 서보헤드(18)측으로 전환되어 있다. 반면에 데이터면의 위상서보패턴을 판독할 때는 실린더1회전 중의 소정 서보프레임 수 단위로 데이터헤드(20)측으로 전환된다. 즉 서보면의 위상서보정보에 의한 온트랙에 대하여 이산적으로 데이터헤드(20)로 전환하면서 데이터면의 위상서보정보를 판독하여, 예를들여 온도오프셋측정이나 요각오프셋 측정을 실시한다.

또한 본 발명에서는 서보라이터에 의해 서보면에 위상서보정보가 기입된 후에 디스크장치자체가 데이터면에 위상서보패턴을 기입하는 기능을 가지고 있으므로 이 기입용의 기입신호를 마스터클록작성회로(110)로 작성하여 데이터헤드(20)의 기입헤드(400)에 공급하여 데이터면에 서보정보를 기입하도록 하고 있다.

또한 듀티펄스작성회로(120)에 의해 모의적으로 임의의 듀티비를 갖는 듀티펄스를 작성하여 적분회로(124)로 위치신호를 얻기 위하여 선택회로(118)가 설치되어 있다. 선택회로(118)는 제어신호 E32에 의해 드라이브프로세서(30)로부터의 모의적인 판독펄스와 제로크로스검출회로(112)에 의해 얻어지는 제로크로스검출펄스를 전환시킨다. 드라이브프로세서(30)에 의한 모의적인 판독펄스의 발생에 의한 듀티펄스의 작성은 시프터(108) 및 가변지연회로(114)로 실시하는 듀티 50%의 조정에 사용하는 실제의 듀티펄스의 듀티비의 측정에 사용된다.

[서보프레임]

제17도는 본 발명의 디스크장치의 서보면에 기록된 실린더의 서보정보를 직선상에 전개한 것이다. 디스크 1회전분의 서보영역(154)은 예를들어 216의 구간으로 분할되어 216개의 서보프레임을 형성하고 있다. 이예에서는 디스크1회분의 서보영역(154)에서의 클록수는 고정적으로 정해져 있다. 하나의 서보프레임(156)은 확대해서 나타낸 바와같이 트레이닝부(158), 마커부(160), 가드대역인덱스부(162) 및 서보패턴부(164)로 구성된다. 서보프레임(156)의 개시위치를 0으로 하면 각 영역은 20MHz의 기준클록의 계수치로서 다음과 같은 계수치를 갖는다. 즉 트레이닝부(158)는 0~1128, 마커부(160)는 1128~1160, 가드대역인덱수부(162)는 1160~1268, 서보패턴부는 1268~1512의 계수치를 각각 갖게 된다.

제18a도, 제18b도, 제19도 및 제21도는 서보 프레임(156)에 설치한 트레이닝부(158), 마커부(160), 가드 대역 인덱스부(162) 및 서보 패턴부(164)의 자기기록 상태를 나타낸다. 이 예에서는 제18a도의 트레이닝부(158), 제18b도의 마커부(160), 및 제19도의 가드대역 인덱스부(162)에 대해서는 기준 클록(166)을 4클록 주기가 되는 4τ의 스케일로 나타내고 있다. 한편 제20도, 제21도의 서보 패턴부(164)에 대해서는 기준 클록(166)을 1클록 주기가 되는 1τ의 스케일로 나타내고 있다.

제18a도의 트레이닝부(158)는 제10도의 PLL회로(102)의 위상을 동기시키는 타이밍 신호를 기록하고 있다. 이 트레이닝부(158)의 타이밍 신호를 판독하여 피크 검출 펄스를 4τ로 얻으므로써 PLL회로(102)는 실제의 디스크 회전에 동기한 1τ=50 nsec, 즉 20MHz의 동기 발진을 실시할 수가 있다.

제18b도는 트레이닝부(158)에 이어지는 마커부(160)를 나타낸다. 마커부(160)는 서보 프레임중의 위치를 확정하는 역할을 수행하고 제10도의 마커검출로 제10도에 설치한 PLL 카운터(106)의 계수동작을 개시하여, 일치검출회로(122)에 의한 각종의 일치 판정을 실시하게 한다. 마커부(160)로부터는 I, H H H H L H L H L H의 판독신호가 얻어지나, 이들 판독 신호중에서 도시한 바와 같은 I, □ H H □ L □ L □ L □의 6비트의 일치 검출에 의해 마커 검출을 실행하고 있다.

제19도는 가드 대역 인덱스부(162)를 나타낸다.

본 발명에서는 가드 대역 인덱스부(162)를 제1다수결부(174), 제2다수결부(176), 제3다수결부(178)의 3영역으로 나누고, 각 영역에 같은 신호를 되풀이하여 기록하고 있다. 가드 대역 인덱스부(162)의 판독신호로부터 얻어진 제1~제3다수결부(174, 176, 178)중에서 일치정보가 2이상 얻어지면 제10도의 가드대역 인덱스 검출회로(105)는 가드대역 및 인덱스 검출이라고 판단하여 가드밴드 및 인덱스의 검출성능을 높이고 있다. 서보면은 반경 방향으로 내측으로부터 내주 가드 대역 영역(IGB1)(180), 사용자영역(182), 제1외주가드대역 영역(OGB1)(184), 및 제2 외주 가드 영역(OGB2)(186)으로 나누어진다. 인덱스정보(188, 190, 192)는 내주가드 대역 영역(180), 사용자영역(182), 및 제1 및 제2외주 가드 대역영역(184, 186)에 기록된다.

제20도 및 제21도는 위상 서보 패턴을 기록한 서보 패턴부(164)의 상세를 나타낸다. 이 서보 패턴부(164)는 제20도에 나타낸 제1필드(200), 제2 필드(202), 제21도에 나타낸 제3 필드(204), 제4 필드(206)로 구성된다. 이하의 도면 중에서는 ( )로 나타낸 바와 같이 제1 필드(200)를 (EVEN1), 제2 필드(202)를 (ODD1), 제3 필드(204)를 (ODD2), 제4 필드(206)를 (EVEN2)로 하고 있다.

제1~제4필드의 각 영역의 길이는 미사용부(194, 196, 208, 201)를 제외하면 같은 길이를 갖는다. 구체적으로 말하면 기준 클록의 4주기분의 4τ를 기준길이로 하면 각 필드는 (4τ×10)의 길이를 갖는다. (EVEN1) 및 (EVEN2)가 되는 제1 및 제4필드(200,206)는 실린더 번호의 플러스측의 증가 방향(내측방향)으로 헤드가 0.5실린더 이동할 때 마다 1τ위상을 시프트한 패턴을 8τ 주기로 기입한다. 한편 (ODD1) 및 (ODD2)가 되는 제2 및 제3 필드(202,204)에 대해서는 역방향의 위상시프트가 되도록 기입한다. 각 위상 서보 패턴은 4실린더마다 되풀이 된다.

[위상 서보 패턴의 기입]

제20도, 제21도에 나타낸 위상서보 패턴의 기입은 전용의 서보 라이터를 사용하여 실행한다. 본 발명의 디스크 장치는 서보면의 위상서보패턴을 기입한후에 디스크 장치 자체로 데이터면에 위상서보패턴을 기입하는 기능을 가지고 있으므로 데이터면에 대한 위상서보 패턴의 전제로서 서보면에 대한 위상 서보 패턴의 기입원리를 다음에 설명한다.

제22a도는 기준이 되는 클록을 나타내며, 이 클록은 제10도의 PLL회로(102)에 의한 클록과 같은 것이다. 제22b도는 PLL회로(102)로부터의 클록을 PLL 카운터(106)로 계수하였을 때의 비트 2출력이며, 이 출력은 PLL클록을 1/4로 분주한 펄스신호가 된다. 이 펄스 신호가 위상번호0위 기입신호가 된다. 제22a도~제22i도는 위상번호 0의 기입신호를 클록의 주기 1τ씩 순차적으로 위상시프트하여 얻은 신호이며, 위상번호 2, 4, 6, 8, 10, 12 및 14의 기입신호가 된다. 서보면에 대한 서보 패턴의 기입에 대해서는 제22b도~제22i도의 우수의 위상번호를 갖는 8개의 기입신호의 조합을 사용한다.

제23a도~제23i도는 본 발명의 디스크 장치가 데이터면에 위상서보 패턴을 기입할 때에 더 필요하게 되는 기수의 위상번호 1, 3, 5, 7, 9, 11, 13 및 15를 갖는 기입신호를 나타낸다. 즉 제23a도의 클록은 제22a의 PLL클록을 반전한 클록이며 반전전의 클록의 하강 타이밍을 상승타이밍으로한다. 제23a도의 반전 PLL클록을 사용하여 제23b도의 PLL카운터(106)의 비트2출력의 위상 시프트를 1τ씩 실행함으로써 제23c도~제23i도의 기수의 위상번호를 갖는 기입신호를 얻을수가 있다. 이하의 설명에서는 위상번호 10, 11, 12, 13, 14, 15에 대해서는 A, B, C, D, E, F의 16진 표시로 한다.

제24도는 제22a도~제22i도 및 제23b도~제23i도의 위상번호 0~16의 기입신호를 작성하기 위한 회로를 나타낸다. 이 회로는 마스터 클록회로(110)로서 실현된다. 시프트회로(500)에는 시프트 펄스로서 PLL클록이 공급된다. 한편 시프트 회로(510)에는 반전회로(520)로 반전된 반전 PLL클록이 시프트 클록으로서 공급된다. 시프트회로(500,510)의 각각에는 PLL카운터(106)의 비트 2출력이 공급된다. 시프트회로(500)는 PLL클록에 동기하여 위상번호 0, 2, 4, 6, 8, A, C, E가 되는 8종류의 기입신호를 1τ마다 순차적으로 발생한다. 한편 시프트 회로(510)는 시프트회로(500)에 대하여 0.5τ의 지연을 가지고 위상번호 1, 3, 5, 7, 9, B, D, F가되는 기수의 위상번호의 기입신호를 순차적으로 발생한다. 다중화기(multiplexer, 선택회로)(530)는 시프트회로(500,510)에 대하여 0,5τ의 위상편이를 가지고 발생되는 16종류의 기입신호중 어느것인가 하나를 선택한다.

제25도는 제22a도~제22i도 및 제23b도~제23i도의 위상서보패턴을 서보헤드를 0.5실린더씩 탐색하면서 기입할 때의 기입신호 위상번호를 나타낸다. 본 발명에선느 4실린더 단위로 되풀이 하여 같은 위상번호의 조합을 사용한다. 이와 같은 서보면에 대한 서보 패턴은 디스크 장치 자체가 실행하는 것은 아니나, 데이터면에 대한 위상 서보 패턴의 기입은 디스크 장치 자체가 실시한다. 즉 서보헤드에 의해 기입되어 있는 위상서보 정보를 판독하고 서보헤드의 위치 결정을 할 수 있으나 디스크 장치 자체가 위상서보패턴을 데이터면에도 기입할 수가 있다.

제26도는 제25도에 따라 서보면에 기입된 위상 서보 패턴의 판독시의 목포 실린더에 대응한 마스터 클록의 전환에 사용되는 마스터클록 선택용의 위상번호를 나타낸다. 위상 서보 패턴의 기입에 대해서는 0.5실린더 단위나, 목표 실린더에 대응한 마스터 클록에 대해서는 1실린더 단위이며 또한 4실린더마다 되풀이 된다. 따라서 내측으로부터 외측으로의 실린더 번호를 0~3으로하면 각 목표 실린더가 되는 실린더 번호0~3에 대응하며 대응하는 위상번호의 패턴에 다른 마스터 클록이 마스터 클록 작성 회로(110)로 작성된다. 구체적으로는 마스터 클록 작성회로(110)에는 제24도에 나타낸 회로가 설치되어 있으며, 드라이브 프로세서(30)에 의하여 그때의 목표 실린더의 실린더번호에 대응한 위상번호의 선택신호를 제26도의 패턴에 따라 제1 및 제4필드마다 다중화가(530)로하여금 전환 선택토록 하면된다. 이와 같이 서보면의 위상 서보정보의 판독에 의한 위치 검출시에는 제22a도~제22i도 및 제23b도~제23i도의 16종류의 마스터 클록 신호 중에서 위상번호 0, 4, 8, 12의 4종류의 조합이 사용된다.

[위상 서보 패턴의 판독에 의한 위치검출]

본 발명의 디스크 장치로 서보면의 위상서보패턴을 판독할 때의 제10도의 위치검출회로(122)로부터 발생하는 각 신호에 대해 다음에 설명한다. 서보 프레임의 판독으로 선두의 트레이닝 영역으로부터 판독한 타이밍 신호에 의한 PLL회로(102)의 동기가 완료되면 제27b도의 마커 검출신호 E2가 마커영역의 검출에 의해 마커 검출호로(104)로부터 발생한다. 이 마커 검출신호에 의해 제27c도에 나타낸 바와 같이 PLL카운터(106)가 동작상태가 되고 PLL회로(102)로 부터의 클록신호 E0의 계수를 개시한다. 이 예에서 마커 검출신호로부터 프레임 최후의 위치신호의 판독까지의 기간은 PLL카운터(106)의 16진 계수치로 180H로 정해져 있다. 따라서 16진 계수치 180H가 얻어지기 까지의 기간동안 카운터 동작이 실시된다. 마커 검출회로(104)의 검출동작을 유효하게하는 제27a도의 마커 검색신호 E1도 같은 기간동안에 발생한다.

이어서 제27d도의 가드대역 인덱스 검출신호 E3가 16진 계수치로 O~BOH의 기간에 걸쳐 얻어진다. 현재 유효하게 되어 있는 제27e도의 가드대역인덱스 검색신호 E4가 상승하여 가드대역 인덱스 검출회로(105)의 검출동작을 금지한다. 가드 대역 인덱스 검색 신호 E4가 H레벨로 상승해있는 16진 계수치로 BOH~148H의 기간이 서보패턴부(164)의 판독기간이 된다. 서보 패턴부(164)의 판독기간동안에 일치검출회로(122)는 제1필드(EVEN1), 제2, 제3 필드(ODD1, ODD2), 및 제4 필드(EVEN2)로 변환하는 제27f도의 복조모드신호 E5를 발생한다. 이로 인하여 적분회로(124)는 콘덴서(126)의 상측의 스위치소자(128,130)를 각 필드기간에 선택적으로 온 오프한다. 또한 적분회로(124)는 제27g도의 서보패턴부(164)의 중간점이 되는 위치 검출점을 주는 반모드 신호 E6를 발생한다.

서보 패턴부(164)가 종료되고 나서 다음 트레이닝부(158)까지의 시간사이에는 제27H도의 인터럽트신호E9가 발생한다. 이 타이밍에서 드라이브 프로세서(30)는 A/D변환기(38)로 변환한 적분회로(124)의 콘덴서(126)의 양단전압에 의해 정해지는 위치 신호를 인출한다. 또한 제27i도에 나타낸 바와 같이 이 서보 패턴부(164) 및 인터럽트신호 E9의 발생기간 이외의 기간동안에 유효하게 되는 방전제어 신호 E8를 발생하여 적분회로(124)의 콘덴서(126)를 방전 리세트상태, 즉 제로 전압상태로 하고 있다.

본 발명의 디스크 장치에서 제로 크로스 검출, 듀티 펄스에 의한 서보면, 마스터 클록, 판독펄스에 의거한 위상 서보패턴의 변화와 또한 듀티펄스에 의거한 적분회로(124)의 콘덴서(126)의 단자전압의 변화에 대해 다음에 설명한다. 제28a도에서 서보면의 서보 패턴은 실린더 번호 0~3의 4실린더마다 되풀이하고 있다. 지금 서보헤드(18)가 중앙의 2번 실린더에 트랙상에 위치해 있다고 하며, 이 상태에서는 실린더 번호2에 기록한 위상서보패턴에 대해 4τ만큼 진상한 기준위상을 갖는 마스터 클록이 선택된다. 따라서 제28b도의 듀티 펄스 E19는 4τ마다 제28a도의 기준클록의 상승구간으로세트되고 서보헤드(18)에 의한 위상 서보 패턴의 판독으로 레세트된다. 헤드는 온트랙 상태이므로 제1~제4 필드(EVEN1, ODD1, ODD2, EVEN2)의 어느 것에서도 듀티비는 50%가 된다. 이 듀티비 50%의 상태에서는 적분회로(124)의 콘덴서(126)의 단자 전압은 제28E에 나타낸 바와 같이 세트된다. 우선 콘덴서(126)는 제1필드(EVEN1)에서 마이너스 방향으로 충전된다. 이어서 제2필드(ODD1)에서 플러스 방향으로 충전된다. 단자전압이 OV를 통과하면 콘덴서(126)는 제3필드(ODD2)에서 플러스 방향으로 충전된다. 마지막으로 제4 필드(EVEN2)에서는 제1필드(EVEN1)와 마찬가지로 마이너스 방향으로 충전된다. 콘덴서 전압은 위상서보패턴의 판독이 완료된 시점에서 온 트랙을 표시하는 0전압이 된다.

서보헤드가 마이너스 방향으로 탐색하여 실린더 번호 1 또는 0에 온트랙하는 경우에는 각 트랙의 위상서보 패턴에 대해 4τ위상이 진상한 기준위상의 마스터 클록을 선택함으로써 듀티비 50%의 듀티펄스 E19가 마찬가지로 얻어진다. 이 점은 플러스 방향의 실린더 번호3에 서보헤드(18)를 탐색하는 경우에 대해서도 마찬가지이다. 따라서 온 트랙하고 있는 실린더위치에 대해 ±2실린더의 위치에서 헤드위치에 대응하여 직선적으로 변화하는 헤드위치 신호를 작성할 수가 있다.

[듀티비의 측정과 지연조정]

제29도는 제10도의 적분회로(124)의 1실시예를 나타낸다. 적분회로(124)는 제1전원 +Vdd1과 제2전원 +Vdd2로 동작한다. 본 실시예에서는 제1전원 +Vdd1으로부터 제2전원 +Vdd2를 저항 R20, 트랜지스터Q1, 정전류원(138), 트랜지스터Q2로된 회로에 의해 작성하고 있다. 이 예에서 트랜지스터Q1, Q2는 베이스 및 에미터간 전압의 보장용 다이오드로서 동작한다. 정전류원(138)의 정전류를 i, 트랜지스터Q1, Q2에 의한 베이스 및 에미터간 전압을 V_BE라 하면 제2 전원 전압 Vdd2는 다음식으로 주어진다.

Vdd2 = Vdd1-{(R20×i)+V_BE}

즉 제2 전원 전압 Vdd2는 제1 전원전압 Vdd1으로부터 정전류 i에 의한 저항 R20의 전압강하와 베이스 및 에미터간 전압 V_BE를 뺀 전압이 된다. 전류 스위치로서 동작하는 8개의 트랜지스터 Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10은 저항 R1, R2, R4, R5, R6, R7, R9, R10을 통해서 이러한 전원전압에 병렬로 접속된다. 이들 트랜지스터 Q3~Q10중에서 트랜지스터Q3와 Q4, Q5, Q6, Q7과 Q8, Q9과 Q10으로 차동회로를 구성한다. 정전류원(140, 142, 144, 146)은 이들 차동회로의 공통 에미터측에 접속된다. 차동회로의 트랜지스터 Q3, Q6, Q7, Q10에는 제32도에 나타낸 적분 제어 회로부로부터 제어신호 E20, E21, E22, E23이 공급된다. 즉 제어신호 E20은 트랜지스터 Q3를 제어하고, 제어신호 E21은 트랜지스터 Q7을 제어하고, 제어신호 E22는 트랜지스터 Q6을 제어하고, 제어신호 E23은 트랜지스트 Q10을 제어한다. 이와 같이 제어신호 E20, E21, E22, E23에 의해 제어되는 트랜지스터 Q3, Q7, Q6, Q10에 대하여 차동접속한 트랜지스터 Q4, Q8, Q5, Q10의 각각은 역의 ON/OFF동작을 실시한다. 트랜지스터 Q6, Q7의 각각에는 트랜지스터 Q11, Q12가 접속되고 그 사이에 콘덴서(126)을 접속하고 있다.

이로 인해서 제10도의 적분회로(124)에 나타낸 브리지형의 전환회로가 트랜지스터 Q11, Q12, Q6, Q7에 의해 구성되어 있다. 콘덴서(126)의 상측에 위치하는 트랜지스터 Q1, Q2를 제어하는 서보 트랜지스터(Q3, Q4), (Q9, Q10)는 제10도에 나타낸 일치검출회로(122)에 설치한 복조모드발생부(122-1)로 부터의 복조모드 신호 E5에 의해 제1~제4필드 기간에 따라 제어된다. 따라서 트랜지스터 Q3에 대한 제어신호E20 및 트랜지스터 Q10에 대한 제어신호 E23은 복조모드 신호로부터 작성한다. 한편 콘덴서(126)의 하측에 위치하는 2개의 트랜지스터 Q6, Q7의 ON/OFF동작은 제10도에 나타낸 듀티 펄스 작성회로(120)로부터의 듀티펄스 E19에 의거한 제어신호 E21, E23에 의해 제어된다. 즉 제1 및 제4 필드에서 제어신호 E21이 듀티 펄스에 따라 변화하고 트랜지스터 Q7의 ON/OFF 동작에 의해 트랜지스터 Q11, 콘덴서(126), 트랜지스터 Q7, 그리고 정전류원(144)으로 된 경로를 따라 정전류에 의해 콘덴서(126)를 충전한다. 한편 제2 및 제3 필드에서는 듀티펄스에 의해 제어시호 E22가 변화하여 트랜지스터 Q6를 ON 또는 OFF 하고 트랜지스터 Q12, 콘덴서(126), 트랜지스터 Q6, 정전류원(142)으로 된 경로를 통해 정전류를 공급하여 콘덴서(126)를 충전한다.

콘덴서(126)의 단자 전압은 전압 폴로워(voltage follower)로서 동작하는 연산 증폭기(148, 150), 그리고 저항 R1, R2를 통해 차동 증폭기(152)에 공급된다. 차동증폭기(152)의 이득은 귀환저항(feedback resistor)R33와 저항 R34를 거쳐서 드라이브 프로세서(30)로부터 공급되는 중심 전압 Vc에 의해 정해진다. 또한 트랜지스터 Q4, Q5, Q8, Q9의 각 베이스에는 기준전압 Vref가 주어져 있어서 전원전압으로부터 본 상대적인 충전전압을 주는 중간접으로서의 기준전압을 설정하고 있다. 따라서 콘덴서(126)의 단자전압은 이 기준전압 Vref를 중심으로 플러스측 또는 마이너스측으로 충방전하게된다.

제29도의 적분회로(124)의 서보 헤드의 돈 트랙상태에서 공급되는 제어신호 E20, E21, E22, E23에 의거한 적분동작에 대하여 다음에 설명한다. 제30a도에 4실린더의 위상 서보패턴을 간략화하여 나타낸다. 이와 같은 위상서보 패턴의 판독에 대하여 제30b도의 제어신호E20은 제1 및 제4필드(EVEN1, EVEN2)의 각각에서 H레벨이 되어 트랜지스터 Q3를 ON, 트랜지스터 Q4를 OFF하므로써 트랜지스터 Q11을 ON한다. 제30c도의 제어신호 E23은 제2 및 제3 필드(ODD1, ODD2)에서 H레벨이 되어 트랜지스터Q10을 ON하고 트랜지스터 Q9을 OFF함으로써 트랜지스터 Q12를 ON한다. 제30a도는 실린더 번호2상에 서보헤드(18)가 위치한 온 트랙상태를 나타낸다. 제30d도의 클록펄스는 마스터 클록으로서 선택되고 또 제30e도의 판독펄스가 얻어진다. 따라서 제30f도의 듀티펄스 E19는 제1~제4필드중의 어느것에 대해서도 50%의 듀티바가 된다. 이와같은 제어신호 E21에 대해서 제30g도의 제어신호 E21은 제1 및 제4 필드(EVEN1, EVEN2)에서 듀티 펄스 E19에 대응하여 변화하고 트랜지스터 Q7을 ON 또는 OFF함으로써 이때 ON상태에 있는 트랜지스터 Q11을 거쳐서 콘덴서(126)에 정전류원(144)으로부터의 정전류를 공급하여 적분동작을 실시한다.

한편 제30h도의 제어신호 E2는 제2 및 제3필드(ODD1, ODD2)에서 듀티펄스 E19에 따라 변화하여 트랜지스터 Q6의 ON 또는 OFF에 의해 이때 ON 상태에 있는 트랜지스터 Q12를 거쳐서 정전류원(142)으로 정해지는 콘덴서(126)에 역방향으부터 공급하여 적분 동작을 실시케 한다. 또한 실제의 적분동작에 대해서는 제30i도의 데이터 윈도 신호 E7을 사용한다. 콘덴서(126)의 1방향 및 역방향의 충전동작은 데이터 윈도신호 E7이 H레벨로 되어 있는 기간 동안의 제어 신호 E21, E22에 의해 실시된다. 이때 서보헤드(18)는 실린더 번호 2에서 온 트랙 상태이므로 제1~제4필드의 적분동작이 종료했을 때의 콘덴서 양단전압은 OV로 되어 있다.

[온 트랙상태시의 듀티비의 편이]

제29도의 적분회로(124)를 동작하는 위상서보패턴의 판독에 의거하여 생성된 듀티펄스의 듀티비는 이상적으로는 온 트랙 상태에서 50%가 된다. 그러나 제10도의 실시예에서 나타낸 바와 같이 PLL회로(102)의 동기는 판독신호의 피크 검출로 실시하고, 한편 위상서보 패턴의 검출은 제로 크로스검출로 실시한다. 따라서 크로스 검출의 타이밍은 필연적으로 기준위상의 타이밍으로부터 편이되어 온 트랙상태에서 50%의 듀티비를 갖는 듀티 펄스를 얻을 수 없게 된다.

위상서보 패턴의 판독을 피크 검출하는 경우와 본 발명과 같이 제로 클로스 검출하는 경우의 듀티비의 차이를 다음에 설명한다. 제31a도에 나타낸 바와같이 4실린더중의 실린더 번호2의 실린더의 트랙상에 서보헤드(18)가 위치해있으면 제31b도의 기준위상이 되는 마스터 클록의 선택으로 듀티펄스 작성회로(120)에서의 세트 타이밍이 얻어진다. 피크검출인 경우에는 제31c에 나타낸바와 같이 서보패턴의 자기기록 타이밍에 일치하는 피크검출 타이밍이 얻어진다. 이 경우에 듀티펄스는 제31d도에 나타낸 바와 같이 제1~제4필드의 각각에서 듀티비50%가 된다.

그러나 본 발명의 제로 크로스검출에서는 제31e도에 나타낸 바와같이 제로크로스 검출 타이밍이 피크 검출타이밍에 대해 지연시간을 갖게된다. 그 결과로 듀티펄스의 듀티비는 제31f도에 나타낸 바와 같이 온 트랙 상태에서 75%가 되어 버린다. 이와 같이 온 트랙 상태에서 듀티비가 50%가 되지 않는 이유는 제로 크로스 검출이외에 아날로그 회로계에서의 회로지연에 의해 임의로 생기고 디스크 장치마다 온 트랙 상태에서 50%를 벗어난 여러가지 듀티비가 되어버리기 때문이다.

그러므로 본 발명의 디스크 장치에서는 우선 온트랙 상태에서 얻어지는 듀티펄스의 듀티비를 측정한다. 측정한 듀티비를 50%로 하기 위하여 제10도에 나타낸 시프터(108) 및 가변 지연회로(114)에 대한 지연량의 설정으로 듀티비 50%의 조정상태를 파워 온스타트의 초기화 처리시에 자동적으로 만들어 낸다.

제32도는 온 트랙상태에서 얻어지는 듀티펄스 E19의 실제의 듀티비를 측정하기 위한 기능을 삽입한 제29도의 적분회로(124)의 일부를 구성하는 적분 제어부의 1실시예를 나타낸다. 이 적분 제어부는 반전회로(312), AND회로(314, 322, 324), OR회로(318, 320, 326, 328), 배타적 OR회로(EOR)(316)는 듀티비를 측정하기 위해서 설치된다. 이 회로에서 드라이브 프로세서(30)로부터의 ODD영역 반전신호E20에 의거하여 듀티펄스작성회로(120)로부터 출력되는 듀티펄스E19의 제2 및 제3 필드 ODD1 및 ODD2의 펄스를 반전한 듀티신호를 얻는다. 이 ODD영역의 반전회로부를 제외한 회로부는 전단에 위치한 일치검출회로(122)로부터의 복조모드신호 E5, 데이터 윈도 신호 E7, 및 방전제어신호 E8를 사용하여 제30b도, 제30c도, 제30g도, 제30h도의 제어신호 E20, E23, E21 및 E22를 생성한다.

드라이브 프로세서(30)으로부터의 ODD영역반전 신호 E20을 억제(disable)했을 때와 가능(enable)케 했을때의 듀티펄스 및 콘덴서의 적분동작은 다음과같다. 제33a도는 듀티비의 비측정상태에서 얻어지는 듀티펄스 E19를 나타내며 제1~제4 필드의 전기간 동안에 예를 들어 듀티비 50%를 넘는 펄스열을 나타낸다. 제 33b도는 듀티비의 비측정시의 듀티 펄스E19에 의한 적분전압, 즉 콘덴서(126)의 양단전압의 변화를 나타낸다. 듀티비가 50%로부터 편이하여도 최종적인 적분전압은 0전압이되어 온 트랙시의 위치제어에 대해서는 기본적으로 문제가 없다. 그러나 위치 신호가 ±2실린더의 범위에서 변화했을 때 위치검출을 할 수 있어야 한다. 그러므로 만일 온 트랙시의 듀티비가 75%라 하면 2실린더의 범위에서 듀티비는 -50%∼+50%로 변화한다. 따라서 듀티펄스의 변화는 +25%∼+125%의 범위내가 된다. 듀티비가 +125%와 100%를 넘으면 위치검출 불능이 된다. 반면에 듀티비가 50%보다 낮은 예를 들어 25%인 경우에는 4실린더의 범위에서 듀티비는 마찬가지로 -50%∼+50%범위에서 변화한다. 결과적으로 얻어지는 듀티 펄스의 듀티비는 -25%∼+75%의 범위내가 된다. 듀티비가 마이너스 값이 되었을 경우에는 위치검출이 불능하게 된다. 이와 같은 이유로 인해 온 트랙시에서의 듀티펄스의 듀티비를 50%로 유지할 필요가 있다.

제 33c도는 제 30도의 방전제어부에 대해 드라이브 프로세서(30)로부터의 ODD영역 반전신호 E20을 가능상태로 했을 때의 EOR회로(316)로부터 발생되는 출력신호 E24와 이 출력신호 E24에 의거한 콘덴서(126)의 적분전압을 나타낸다. 이 경우에 제33a도의 듀티펄스 E19가 제 2 및 제 3 필드 ODD1 및 ODD2의 기간동안에 반전된다. 최종적으로 얻어지는 적분 전압으로서는 듀티비 50%의 0전압에 대하여 듀티비가 50%의 증가한 분 만큼 마이너스측으로 변화한 듀티비 측정 전압을 얻을 수 가 있다. 제 33c도, 제 33d도는 듀티비가 증가한 경우의 예를 나타낸다. 듀티비가 50%보다 적게 되어 있을 경우에는 최종적으로 얻어지는 측정전압은 플러스측의 측정전압이 된다. 이와 같은 측정전압에 의해 드라이브 프로세서(30)는 듀티펄스 작성회로(120)로부터 발생하는 듀티펄스 E19의 듀티비를 실제적으로 측정할 수가 있다.

제34도는 제10도의 시프터(108)의 1실시예를 나타낸다. 시프터(108)는 D형 플립플롭(D-FF)(300, 302, 304)과 선택회로(306)로 구성된다. 3개의 D-FF(300,302,304)는 직렬 접속에 의해 시프트 저항을 구성한다. 초단의 D-FF에는 전단에 설치되어 있는 PLL카운터(106)로부터의 비트1 출력, 즉 20MHZ의 PLL클록 EO를 1/2로 분주한 분주펄스가 입력된다. PLL클록 EO는 시프트 클록으로서 D-FF(300, 302, 304)에 공급된다. 발진부파수가 20MHZ의 경우에는 이 PLL클록 EO의 클록주기 1τ는 50nsec가 된다. PLL카운터의 비트1출력 및 시프트 저항을 구성하는 D-FF(300, 302, 304)의 출력신호 E12, E13, E15는 선택회로(306)에 입력된다. PLL카운터의 비트 1출력은 신호 E15로서 나타내고 있다. 선택회로(306)는 드라이브 프로세서(30)에서의 측정결과에 의거해서 결정된 지연제어를 위한 선택신호 E11을 받아서 입력중의 어느 것인가 하나를 선택하여 마스터 클록작성회로(110)에 기준 클록으로서 출력한다.

시프터(108)에 의한 지연조정에 대해 다음에 설명한다. 제35a도는 PLL클록 EO를 나타낸다. 20MHZ의 경우에 1τ는 50nsec이 된다. 제 35b도의 PLL카운터의 비트 1출력은 PLL클록 EO를 1/2로 분주한 펄스이다. 제35f도의 신호 E15로 나타낸 바와 같이 이 비트1출력은 선택회로(306)에 직접 주어지며, 이 경우에 지연량은 0nsec이 된다. 제35c도는 D-FF(300)의 출력신호 E12를 나타낸다. 이 출력신호 E12는 PLL클록 EO의 주기 1τ분 즉 50nsec만 지연한 신호가 된다. 제35d는 2단째의 D-FF(302)의 출력신호 E13을 나타낸다. 이 출력신호 E13은 100nsec만 지연한 신호가 된다. 또한 제35E도는 3단째의 D-FF(304)의 출력신호 E14를 나타낸다. 이 출력신호 E14는 150nsec지연한 신호가 된다. 이와 같이 제32도의 시프터(108)는 지연시간 0, 50, 100, 150nesec가 되는 디지털적인 지연량을 PLL클록 EO에 주게 된다. 여기에서 시프터(108)에 의해 디지털적으로 설정되는 지연량을 τd1이라 한다. 제36도는 제10도의 가변지연회로(114)의 1실시예를 나타낸다. 이 가변지연회로(114)는 8개의 지연소자(308-1∼308-8)와 8개의 선택회로(310-1∼310-8)로 구성된다. 선택회로(310-1∼310-8)의 입력단에 지연소자(308-1∼308-8)의 전단으로부터의 직접접속과 지연소자(308-1∼308-8)를 경유하는 경로의 2개의 입력을 각각 접속한다. 따라서 2개 입력중의 어느 하나를 선택회로(310-1∼310-8)로 선택함으로써 입력단으로부터 출력단에 필요한 수의 지연소자를 직렬접속할 수가 있다. 선택회로(310-1∼310-8)의 각각은 드라이브 프로세서(30)로부터의 선택신호 E17에 의해 제어된다. 지연소자(308-1∼308-8)로서는 예를 들어 지연소자(308-1∼308-6)에는 지연시간 12nsec의 지연소자를 사용하고 지연소자(308-7, 308-8)에는 지연시간 5nsec의 지연소자를 사용한다.

드라이브 프로세서(30)로부터의 선택신호 E17은 지연소자(308-1∼308-8)에 대응하는 8비트의 신호 b7∼b0로 구성된다. 이 비트 신호 b0∼b7는 선택회로(310-1∼310-8)의 순으로 순차적으로 입력된다. 이 비트신호 b0∼b7의 각 비트가 H(고)레벨 (비트1)일때에는 선택회로(310-1∼310-8)는 지연소자(308-1∼308-8)로부터의 선(line)을 선택한다. 반면에 비트신호 b0∼b7이 L(저)레벨(비트0)일 때에는 지연소자(308-1∼308-8)를 우회(bypass)한 선을 선택한다.

드라이브 프로세서(30)로부터의 선택신호 E17의 비트 b0∼b7에 대한 선택 지연시간의 관계는 제38도의 테이블에 나타낸 바와 같다. 이와 같은 8비트의 선택 신호 E17에 의해 드라이브 프로세서(30)는 8비트를 10진법 표현으로 한 테이블 번호 1로 지정되는 제39도의 테이블 번호 I=0∼255까지의 256종류의 지연시간 τ0∼τ255를 설정할 수가 있다. 테이블 번호 I=0는 지연시간 τ0=0nsec로서 지연량이 없는 경우이다. I=255 지연시간 τ255는 최대지연량을 주는 82nsec가 된다. 지연시간 τ0∼τ255는 지연시간의 대소관계에 따라 배치된 것은 아니다. 최적 지연시간의 선택은 지연시간의 설정과 듀티비의 측정을 되풀이 함으로써 결정된다. 제18도, 제39도에 나타낸 각 지연시간은 실제로는 어느정도의 변동이 있으며 여기서는 어디까지나 이상적인 설계치를 나타낸 것에 불과하다.

제34도의 가변지연회로(114)의 지연동작에 대하여 다음에 설명한다. 가변지연회로(114)는 제로 크로스 검출회로(112)로부터 얻어진 제로크로스 검출신호 E16을 지연시킨다. 이 제로크로스 검출 신호 E16은 듀티 펄스 작성회로(120)에서 듀티펄스의 리세트 타이밍을 주어서 리세트 타이밍을 지연시키게 된다. 즉 37a도는 제로크로스 검출회로(112)로부터 입력하는 제로크로스 검출신호 E16을 나타낸다. 임의의 지연시간 τd2는 드라이브 프로세서(30)로부터의 선택신호 E17에 의해 설정된다. 제37b도의 지연출력신호 E18은 최종단의 선택회로(310-8)로부터 얻어진다.

제32도의 시프터(108)와 제34도의 가변 지연회로(114)에 의한 듀티 펄스의 지연조정 동작은 다음과 같은 방법으로 실행한다. 제40a도는 PLL클록 E10의 상승타이밍을 나타낸다. 제40b도의 보정전의 듀티펄스는 4τ이고 듀티비가 50%를 넘는다고 한다. 제40c도에 나타낸 바와 같이 이 듀티펄스의 듀티비는 제2 및 제3 필드 ODD1 및 ODD2를 반전함으로써 적분회로(124)에 의한 콘덴서(126)의 적분전압으로서 얻어지며 드라이브 지연량이 정해진다. 예를 들어 제40b도의 경우에는 50%의 듀티비로 하기 위하여 4τ를 넘는 △τd분의 듀티를 줄일 필요가 있다. 이 경우에 조정을 필요로하는 지연량 △τd를 실현하기 위하여 드라이브 프로세서(30)는 시프터(108)에 대한 50nsec단위의 PLL클록 E10의 지연과 가변지연회로(114)에 의한 제로크로스 검출 타이밍의 지연량 τd2를 결정한다.

즉 설정지연량 τd1과 τd2의 값은 다음 식을 만족할 수 있도록 정해진다.

τd - τd1 + τd2 = 100nsec

제40c도는 시프터(108)에 대한 τd1-100nsec의 설정을 나타낸다. 제40e도는 가변지연회로(114)에 대한 제로크로스 검출 타이밍의 τd2의 지연설정을 나타낸다. 따라서 듀티 펄스 작성회로(120)로부터는 제40e도에서 50%의 듀티비로 보정된 보정듀티 펄스를 얻을 수가 있다.

제41도의 플로차트는 드라이브 프로세서(30)에 의한 듀티조정처리를 나타낸다. 우선 스텝S1에서 서보헤드(18)를 적당한 목표 실린더에 위치하게 한 온트랙한 상태에서 제2 및 제3 필드 ODD1 및 ODD2를 반전함으로써 듀티비를 측정한다. 측정한 듀티비가 스텝S2에서 50%이면 조정처리를 실시하진 않고 처리를 종료한다. 듀티비가 50%에 일치하지 않는 경우에는 측정한 듀티비에 의거해서 스텝S3에서 듀티비를 줄이는 지연시간 τd1의 계산과 듀티비를 높이는 지연시간 τd2의 계산을 실행한다. 계산한 지연시간은 시프터(108) 및 가변지연회로(114)에 스텝 S4, S5에서 각각 설정하고, 다시 스텝S1로 되돌아와서 듀티비를 측정한다. 이상의 스텝S1∼S5의 처리를 스텝 S2에서 듀티비 50%가 얻어질 때까지 되풀이 한다. 이 듀티비 조정처리는 제9도의 플로차트의 스텝 S4에서 나타낸 바와 같이 파워 온 스타트 후의 초기화 처리시에 실행한다.

제24도의 플로차트는 제41도의 스텝S4에서 실행되는 가변지연회로(114)에 대한 지연시간 τd2의 설정처리를 서브루틴(subroutine)으로하여 나타낸다. 이 서브루틴에서는 제39도의 테이블정보를 사용한다. 우선 스텝S1에서 제39도의 테이블의 테이블 선택번호 I, 최종적으로 결정되는 지연시간의 테이블 번호 Ds, 및 전회의 계산에서 얻어진 지연시간 Dm을 0으로 초기화 한다. 스텝 S2에서 듀티 측정으로 결정된 가변 지연회로(114)에 대한 결정지연시간 τd2를 Do로 하여 판독한다. 스텝 S3에서 초기화된 테이블 선택번호 I=0로 지정되는 지연소자의 조합으로부터 지연시간 Di를 계산한다. 본 실시예에서는 지연시간은 제39도의 테이블 정보로서 미리 가지고 있으므로 테이블 검색만이면 된다. 테이블을 사용하지 않는 경우에는 테이블 선택번호 I로 지정되는 지연소자의 조합으로부터 지연시간 D1을 계산한다. 스텝S4에서 계산한 지연시간 D1은 전회의 계산지연시간 Dm보다 크고 스텝 S2에서 판독한 결정지연시간 Do보다 적은가의 여부를 체크한다. 스텝 S4에서 YES하면 현재 선택하고 있는 테이블 선택번호1로 정해지는 계산지연시간 Dm이 유효하다는 것을 의미하므로 스텝S5로 진행한다. 계산지연시간 Dm에 현재 구한 지연시간 D1을 세트하고 또한 결정지연시간 테이블 번호 Ds에 테이블 번호I를 세트한다. 스텝S4에서 NO이면 스텝S5의 처리는 실시하지 않고 이 테이블 선택번호의 지연시간을 무시한다. 스텝S6에서 테이블 선택번호 I을 1만큼 증가한다. 스텝S7에서 최종테이블 번호 I=255에 달하기까지 스텝S3∼S7의 처리가 되풀이된다. 이와 같이 처리를 되풀이함으로써 스텝 S2에서 판독한 결정 지연시간 Do=τd2에 가장 가까운 지연시간이 되는 테이블 번호I를 결정할 수가 있다. 최종 스텝 S8에서 결정된 테이블 번호I에 의거한 선택신호 E17을 가변 지연회로(114)에 출력하여 지연시간 τd2에 가장 가까운 지연시간을 설정한다. 이때의 선택신호 E17은 제39도에 나타낸 테이블 번호I의 10진치를 8비트로 표현한 데이터이다. 비트대응에 의해 무조건적으로 지연소자의 선택이 정해지게 된다.

[적분회로의 조정]

제29도의 적분회로(124)에서는 콘덴서(126)에 공급하는 전류량은 정전류원(142, 144)에 의해 결정한다. 그러나 정전류원(142, 144)을 실현하는 정전류 회로에 사용하고 있는 저항, 그리고 콘덴서(126)의 용량에 제조과정에서 변동이 발생한다. 그러므로 온 트랙상태의 듀티비50%의 듀티펄스에 의거해서 콘덴서(126)에 양방향으로부터 전류를 공급하여 이상적으로는 단자전압을 0V로 하여야한다. 그러나 실제적으로는 어느 쪽인가에 편이한 콘덴서의 양단전압이 발생해버린다. 이 콘덴서(126)의 온 트랙시의 오차전압은 위치검출신호에서의 실린더 중앙으로부터의 편이량으로서 드라이브 프로세서(30)에 공급되어 위치검출 정밀도가 저하한다. 그러므로 본 발명의 디스크 장치에서는 드라이브 프로세서(30)에 설치되어 있는 적분회로 조정처리부(86)의 기능에 의해 듀티비50%일때의 콘덴서(126)의 오차전압을 측정하여, 헤드위치 제어시에는 A/D변환기(38)로부터 인출한 위치 신호로부터 오차를 빼서 정확한 위치 데이터를 사용하는 보정을 실행한다.

이와 같은 온 트랙시에서의 콘덴서(126)의 오차전압의 측정은 제10도에 나타낸 드라이브 프로세서(30)에 의해 제어신호 E32를 선택회로(118)에 출력하고 선택회로(118)로 드라이브 프로세서(30)로부터의 모의적인 제로크로스 검출펄스에 상당하는 판독 펄스를 듀티펄스 작성회로(120)에 공급하여, 듀티펄스 E19의 듀티비를 드라이브 프로세서(30)로 제어함으로써 적분회로(124)에서의 듀티비50%일때의 오차전압을 측정한다. 또한 선택회로(118)를 통해 목표 실린더에 대해 ±1실린더의 길이만큼 탐색한 헤드의 상태와 동등한 듀티펄스를 모의적으로 발생시켜서 적분회로(124)로 위치 신호를 측정하고, 1실린더당의 위치검출 데이터를 표시하는 실린더 이득을 측정한다. 그러므로 실제로 서보헤드(18)를 움직이는 일이 없이 모의적인 듀티펄스의 작성만에 의해서 적분회로(124)의 콘덴서 오차전압 및 1실린더의 헤드 이동량을 표시하는 위치검출 데이터로서의 실린더 이득을 측정할 수 있다.

드라이브 프로세서(30)로 선택회로(118)를 통해 듀티펄스 작성회로(120)에 적분오차 전압 및 실린더 이득의 측정을 위해 출력되는 3종류의 판독 펄스를 다음에 설명한다. 제43a도는 서보면의 위상서보 패턴을 나타낸다. 서보 헤드(18)는 실린더 번호2의 트랙상에 위치하고 있다. 이러한 온 트랙 상태에서는 제43b도의 마스터 클록이 듀티펄스 작성회로(120)에 공급된다. 듀티펄스는 마스터 클록의 상승구간에 대응해서 세트된다. 듀티펄스는 마스터 클록의 상승구간에 대응해서 세트된다. 듀티펄스는 선택회로(118)를 경유한 드라이브 프로세서(30)로부터의 온 트랙 판독 펄스로 레세트된다. 제43c도에서 나타낸 바와 같이 이 온 트랙 판독 펄스는 마스터 클록의 상승구간에 대새 4τ의 위상차를 가지고 발생한다. 이로 인하여 제43d도의 듀티비 50%의 듀티펄스를 모의적으로 작성하여 적분회로(124)를 동작시킬 수가 있다.

제43f도는 제43a도의 실린더의 번호에 온 트랙하고 있는 서보헤드(18)를 플러스방향으로 1실린더 탐색했을 때에 상당하는 드라이브 프로세서(30)로부터 출력되는 +1 탐색 판독 펄스를 나타낸다. 이 +1탐색 판독 펄스는 제43a도에서 서보헤드(18)가 실린더 번호3으로 이동했을 때의 판독 펄스에 상당하며 마스터 클록의 상승구간에 대해 6τ의 위상 지연을 가지고 발생한다. 이 +1 탐색 판독 펄스에 의해 제43g도의 제1 및 제4 필드 EVEN1 및 EVEN2에서 듀티비 70%, 제2 및 제3 필드 ODD1 및 ODD2에서 듀티비 25%의 듀티펄스를 모의적으로 발생할 수가 있다.

또한 제43h도에서는 온 트랙상태로부터 서보헤드(18)를 마이너스 방향으로 1실린더 탐색하여 실린더 번호1에 이동할 때 얻어지는 판독 펄스에 상당하는 펄스를 드라이브 프로세서(30)로 -1탐색 판독 펄스로서 발생한다. 이 -1 탐색 판독 펄스는 제1 및 제4필드(EVEN1, EVEN2)에서는 마스터 클록의 상승구간에 대해 2τ위상 시프트하고 제2 및 제3 필드(ODD1, ODD2)에서는 기준클록에 대해 6τ위상 시프트한 펄스이다. 따라서 -1 탐색 판독 펄스에 의해 제431도에 나타낸 제1 및 제4 필드(EVEN1, EVEN2)에서 듀티비 25%, 제2 및 제3 필드(ODD1, ODD2)에서 듀티비 75%의 듀티펄스를 모의적으로 발생할 수가 있다.

제44a도는 제43c도의 온 트랙 판독 펄스를 드라이브 프로세서(30)로 발생하여 모의적인 듀티비50%의 듀티펄스로 적분회로(124)를 동작시킬때의 이상적인 전위차의 변화를 나타낸다. 이러한 저위차의 변화(330)는 최종적으로 0이 된다. 그러나 실제로는 온트랙 판독 펄스에 의거한 듀티비50%의 듀티펄스로 적분회로(124)를 동작시키면 제44b도에 나타낸 바와 같이 저항이나 용량의 변동으로 인하여 파선으로 타낸 이상적인 특성(330)에 비해 실선으로 나타낸 특성(332)에 나타낸 바와 같이 콘덴서(126)의 전위차가 변화한다. 최종적으로 오프셋 전압 △V가 오차전압으로서 남는다. 드라이브 프로세서(30)는 A/D변환기(38)에 의해 이 오프셋 전압 △V를 인출하여 유지토록한다. 그 후의 헤드위치 제어시에는 A/D변환기(38)로부터 인출된 1데이터로부터 오프셋 전압 △A를 제거하여 정확한 위치 데이터를 생성한다.

제45도는 실린더 이득을 구하기 위한 +1실린더 판독 펄스 및 -1실린더 판독펄스의 발생으로 인한 콘덴서(126)의 전위차의 변화를 나타낸다. 실제의 특성(334)은 모의적으로 헤드를 +1실린더 탐색했을 때의 변화이다. 이 경우에는 +V1의 전위차가 얻어진다. 점선으로 나타낸 특성(336)은 헤드를 -1실린더 탐색했을 때의 전위차의 변화이다. 이 경우에는 -V2의 전위차가 얻어진다.

드라이브 프로세서(30)는 헤드를 +1실린더 탐색했을 때의 전위차 +V1과 헤드를 -1실린더 탐색했을 때의 전위차 -V2의 변화 전력을 (V1+V2)로서 구한다. 이 변화 전력을 2실린더로 나눔으로써 1실린더당의 전위차, 즉 위치신호의 변화를 실린더 이득으로서 구한다.

제46도의 프로차트는 드라이브 프로세서(30)에 의한 적분회로 정정처리를 나타낸다. 우선 스텝 S1에서 선택회로(118)를 전환하여 서보헤드(18)를 떼어냄으로써 드라이브 프로세서(30)로부터 모의적인 판독 펄스를 듀티 펄스 작성회로(120)에 공급가능케한다. 스텝 S2에서 위상번호 0의 마스터 클록을 실린더 전환 신호 E30에 의해 선택하여 마스터 클록작성회로(110)로부터 마스터 클록 E10으로서 발생시킨다. 스텝S3에서 전 필드에서 듀티비 50%가 되는 듀티펄스를 작성하는 온 트랙판독 펄스를 발생하여 모의 적인 온 트랙 제어 상태를 만들어 낸다. 스텝 S4에서 온 트랙 판독 신호의 발생에 의해 엉ㄷ어진 적분전압을 인출하여 오프셋 전압 △V를 검출한다. 검출후에 스텝S5에서 적분 전압 보정 데이터를 작성하여 이후의 보정처리에 사용가능케 한다. 스텝S6∼S11의 처리에 의해 실린더 이득을 측정한다. 우선 스텝 S6에서 75%, 25%, 25%, 75%로 듀티비가 변화하는 헤드를 +1실린더 탐색하는 듀티펄스를 작성하는 판독 펄스를 발생하여 모의적인 +1실린더 탐색 상태를 만들어 내고, 스텝 S7에서 그때의 적분전압 V1을 인출한다. 스텝 S8에서 듀티비가 25%, 75%, 75%, 25%로 변화하는 듀티펄스를 작성하는 판독 펄스를 발생하여 모의적으오 -1실린더의 탐색상태를 만들어 내고, 스텝S9에서 그때의 적분전압 V2를 인출한다. 스텝S10에서 헤드를 2실린더분 탐색할 때의 전압변화, 즉(V1+V2)로부터 1실린더당의 변화 전압(V1(V+V2)/2로서 산출한다. 최종 스텝S11에서 산출전압을 실런더 이득으로서 저장하고 서보헤드의 떼어냄을 해제한다. 이 적분회로의 조정처리도 제9도의 스텝 S5에서 나타낸바와 같이 디스크 장치의 파워 온 스타트에 수반하는 초기화 처리시에 실행된다.

[가속도 성분을 포함한 위치 예측]

위상서보 정보를 이용한 본 발명의 디스크 장치에서의 탐색제어에는 종래의 2상 위상 서보 패턴을 사용한 디스크 장치와 같이 트랙 크로싱 펄스(track crossing pulse)를 사용하지 않는다. 따라서 속도제어에서 목표속도를 얻기 위한 목표 실린더까지의 나머지 실린더수의 산출에 대해서는 위치검출의 샘플링주기 마다 다음의 헤드 이동 위치를 예측한다. 예측한 헤드 이동 위치로부터 목표실린더까지의 나머지 실린더수를 구하고 나머지 실린더수에 대응하는 목표 속도패턴으로부터 목표속도를 구하여 속도제어를 실시한다. 이와 같은 탐색동작중의 속도제어에서의 헤드위치의 예측에 대하여 종래의 디스크 장치에서는 속도예측만을 실행하고 있다.

제47도는 속도 성분만에 의한 종래의 헤드 이동위치의 예측을 나타낸다. 지금 샘플링 타이밍 tn에서 헤드가 위치(284)에 있다고 하고, 또 전회의 샘플링시전 tn-1에서 헤드는 위치(282)에 있었다고 하면 이 경우에는 현재의 헤드 위치(284)와 전회의 헤드 위치(282)로부터 헤드의 이동속도를 구하여 다음의 샘플링 시점 tn+1의 헤드 위치(286)를 예측한다. 예측 위치(286)가 정해지면 목표실린더까지의 나머지 실린더수가 구해진다. 따라서 나머지 실린더수로부터 목표속도 패턴을 참조하여 대응하는 목표속도를 구하여 속도제어부에 설정해서 속도제어를 실행한다. 동시에 위상 서보 정보는 실린더 번호 0∼3의 4실린더마다 되풀이하고 있으므로 예측 위치(286)에 대응하는 실린더 번호2를 구하고, 다음의 샘플링 시점 tn+1에서의 위상 서보 패턴에 의거한 위치검출에 사용하는 마스터 클록을 선택하는 실린더 전환을 실시한다.

그러나 탐색 동작중의 헤드 속도 제어에서는 목표 속도 패턴이 가속, 정속, 감속으로 되어 있으며, 가속시 및 감속시에는 각 샘플링 시점에서의 검출속도가 변화하는 가속도 성분을 가지게 된다. 예를 들어 가속중인 경우에는 샘플링시점 tn+1에서의 예측 위치(286)에 대해 실제의 헤드위치는 위치(288)에 있게된다. 이 실제의 이동위치(288)는 현재 위치(284)를 4실린더 넘은 위치로 되어 있다. 그러므로 샘플링 시점 tn+1에서는 실제의 헤드위치(288)일지라고 예측위치(186)를 중심으로 한 ±2실린더의 범위내에서 밖에 헤드 위치를 인식할 수 없으므로 예측위치(286)의 1실린더 전의 실제위치(288)와 같은 실린더 번호 3의 위치(290)로 헤드가 이동했다고 판단한다. 따라서 샘플링 시점 tn+1 다음의 샘플링 시전 tn+2에서의 예측위치는 위치(294)가 되어 실제의 헤드 이동위치(292)로부터 크게 편이하게 된다. 이 시점에서 헤드위치를 알 수 없게 되어 탐색오차가 생긴다. 그러므로 본 발명은 속도 성분에 더하여 샘플링시점마다 다음의 헤드위치의 예측에 가속도 성분을 추가하는 것을 특징으로 한다.

제48도는 속도성분에 더하여 가속도 성분을 추가한 본 발명의 디스크 장치에서의 헤드위치의 예측을 나타낸다. 샘플링 시점 tn-1, tn은 제39도에 나타낸 것과 같은 위치에 있다. 지금 샘플링 시점 tn에서 헤드가 위치(284)에 있다고 하면 금회의 헤드위치(284)로부터 전회의 헤드 위치(282)를 뺌으로써 샘플링 주기에서의 헤드 속도를 표시하는 실린더수를 구한다. 즉 헤드 이동속도는 위치 검출에서의 샘플링주기 마다의 이동 실린더수로서 정의된다. 다음의 샘플링시점 tn+1에서의 속도 성분만에 의한 예측위치는 제47도의 경우와 마찬가지로 위치(286)가 된다. 즉 속도 성분에 의해 다음의 샘플링시점 tn+1에서의 헤드 이동량을 표시하는 실린더 수 CLv가 구해진다. 또한 본 발명에서는 현재의 샘플링 시점 tn에서의 가속도 성분으로부터 다음의 샘플링 시점 tn+1에서의 가속도에 의한 헤드이동량을 표시하는 실린더 수 CLa를 산출한다. 이 가속도 성분에 의한 헤드이동량을 표시하는 실린더 수 CLa는 예를 들어 헤드를 구동하는 VCM(16)에 공급하는 구동전류에 의거해서 산출한다. 구체적으로 말하면 가속도 성분에 의한 헤드 이동량을 표시하는 실린더수 CLa는

CLa = (VCM 지시 전류치)×(가속도 보정계수)

로서 구해진다.

가속도 보정계수는 단위지시 전류당의 샘플링 주기에서의 이동실린더수를 주는 것으로서 실험적으로 정할 수가 있다.

제49도는 VCM지시 전류치에 가속도 보정계수를 곱해서 구해지는 가속도 성분에 의한 위치 보정량 CLa의 속도제어중에서의 변화를 나타낸다. 즉 시간t1∼t2가 가속기간이 된다. 특성(298-1)으로 나타낸바와 같이 가속도에 의한 위치보정량 CLa는 플러스의 변화가 된다. 시각 t2∼t3의 특성(298-2)으로 나타낸 구간은 정속구간이다. 가속도 성분에 의한 위치보정량 CLa는 거의 0이다. 또한 t3∼t4의 특성(298-3)으로 나타낸 구간은 감속구간이다. 감속 가속도 성분에 의한 위치 보정량 CLa는 마이너스 값을 갖는다. 따라서 제48도의 샘플링시점tn+1에 나타낸 바와 같이 헤드위치(296)를 예측할 수 있으며, 실제의 헤드 위치(288)에 대해 위치 검출 가능한 실린더 범위를 정확하게 예측할 수가 있다. 다음의 샘플링 시점 tn+1에서는 예측 위치(296)에 대해 실제 위치(288)로 변경하여 다음의 샘플링 시점 tn+1에서의 위치를 예측한다.

제50도의 프로차트는 가속도를 포함한 위치 예측을 실시하는 본 발명의 디시크 장치에서의 탐색제어를 나타낸다. 우선 스텝 S1에서 목표 실린더 번지를 세트한다. 스텝 S2에서 목표 속도 패턴에 의거한 속도제어(코스제어)를 개시한다. 스템 S3에서 위상 서보 패턴에 의거한 위치 검출의 유무를 감시하며, 샘플링 주기마다 위치를 검출한다. 위치 검출이 되었으면 스텝 S4에서 현재 위치로부터 전회 위치를 빼서 헤드 이동 속도를 구한다. 스텝 S5에서 다음의 헤드 이동위치의 검출 위치를 예측한다. 이 예측처리는 속도 성분과 가속도 성분을 포함하여 실행된다. 스텝 S6에서 예측 위치에 의거해서 목표실린더의 실린더 번호를 인식하고 마스터 클록의 전환조건을 세트한다. 스텝 S7에서 나머지 실린더수가 0.5실린더 미만인가의 여부를 체크한다. 스텝S2∼S7에서 헤드가 목표실린더의 0.5실린더 전의 위치에 도달할 때까지 처리를 되풀이 한다. 목표 실린더의 0.5 실린더 전의 위치에 헤드가 이동한 것을 판별하면 스텝 S8로 진행하여 그때까지의 속도제어로부터 헤드를 목표 실린더를 표시하는 헤드 위치로 끌어 들이기 위한 파인제어(fine control)로 전환한다. 제어 모드를 파인 제어로 전환하면 스텝 S9에서 목표 실린더가 미리 정한 목표 실린더에 대한 온 트랙 슬라이스치의 범위내에 들어가는가의 여부를 체크한다. YES이면 온 트랙 신호를 높은 레벨로 올림으로써 목표 실린더 위치를 인식하고 일련의 탐색 처리를 종료한다.

제51도의 플로차트는 제50도의 스텝 S5에서 나타낸 위치 예측의 상세를 나타낸다. 제43도의 위치 예측에서는 헤드 이동속도의 최고속도 샘플링 주기마다 ±2실린더의 범위내에 들어있는 경우를 예로 들고 있다. 우선 스텝S1에서 현재위치 Pn은 전회 위치 Pn-1을 중심으로 ±2실린더 이내에 들어 있는가의 여부를 체크한다. 만일 ±2실린더를 넘을 경우에는 헤드의 폭주임을 의미하므로 스텝 S5로 진행하여 오차 검출처리를 실행한다. ±2실린더의 범위 이내일 경우에는 스텝 S2로 진행하여 이미 구한 헤드 이동속도 V로부터 차회의 검출 위치까지의 시린더 변화수 CLv를 산출한다. 스텝 S3에서 가속도로 인한 차회의 검출위치까지의 실린더 변화수 CLa를 산출한다. 최종 스텝 S4에서 속도에 의거한 실린더 변화 수 CLv와 가속도에 의거한 실린더 변화수 CLa를 현재 위치 Pn에 가산하여 차회위치 Pn+1을 구한다.

[탐색 속도에 의한 실린더 전환]

위상 서보 패턴을 사용하여 헤드 위치를 검출하는 본 발명의 디스크 장치에서는 위상 서보 패턴은 4실린더 마다 되풀이해서 기록된다. 따라서 제1∼제4필드(EVEN1, ODD1, ODD2, EVEN2)로 구성된 위상 서보영역에서 위상 검출에 사용되는 목표 실린더를 중심으로 ±2실린더의 범위를 넘지 않는 헤드 이동속도 일때만 비로소 위치 검출이 가능해 진다. 그러므로 위상서보 영역의 통과 속도가 4실린더를 넘는 속도로 헤드를 이동시킬 수는 없어서 탐색 동작을 고속으로 실시할 수가 없다.

제52도는 위상 서보 영역의 통과 속도가 ±4실린더로 제한되어 있는 경우의 헤드 이동의 상태를 나타낸다. 이 경우의 헤드 이동속도는 반경 방향에서 본 헤드의 통과 실린더수를 우너주방향에서 본 서보 영역의 통과시간 폭 st로 나눈 값이며, 예를 들어 +4[CL/st]의 단위로 표현할 수가 있다. 이하의 설명에서는 단순히 헤드 통과 속도를 실린더수로 표현한다. 헤드가 제2 및 제3 필드 ODD1 및 ODD2의 경계점을 통과하는 실린더 위치(215)가 위상 서보 패턴으로부터 검출된다. 따라서 검출위치(215)가 실린더 번호0에 있다고하면 실린더 번호0의 위치를 중심으로 ±2실린더가 되는 사선의 영역(214)을 넘지 않은 통과 속도이면 헤드 위치를 정확히 검출 할 수 있다. 헤드의 위치 검출에 사용되는 검출점(215)이 위치하는 실린더를 이하 중심 실린더로서 정의한다.

제52도의 경우에는 실린더 번지가 플러스 방향으로 증가하는 내측에 대한 전진탐색(forward seek)에서는 헤드 이동 궤적(218)에 나타낸 바와 같이 4실린더 분의 위상 서보 영역(214)을 좌측 상부 모서리로부터 우측 하부 모서리로 통과하는 헤드 이동의 최고속도의 ±4실린더가 된다. 반면에 실린더 번지가 감소하는 마이너스 방향, 즉 외측 방향에 대한 역 방향탐색(reverse seek)에 대해서는 속도궤적(220)에 나타낸 바와 같이 4실린더분의 위상서보영역(214)의 우측상부 모서리로부터 좌측 하부 모서리로 통과하는 헤드 이동이 최고 탐색 속도의 -4실린더가 된다. 그러므로 탐색 속도가 +4실린더 ∼-4실린더의 범위내에 있으면 중심 실린더(216)에 대한 온 트랙 동작시와 마찬가지로 위치(215)의 위치검출을 탐색동작중에도 실시할 수 있다. 탐색 동작 중의 중심실린더(216)의 위치 검출은 제51도에 나타낸 위치 예측의 결과로서 실행된다. 이 경우의 목표 실린더를 표시하는 실린더 번호에 대한 마스터 클록 위상번호는 제53도의 테이블에 나타낸 바와 같이 된다. 즉 탐색동작 중이라도 온 트랙 상태의 경우와 마찬가지로 실린더 번호에 대응한 마스터 클록을 선택하는 실린더 전환이 실행된다.

제54도는 제52도에 나타낸 바와 같이 헤드 이동속도가 ±4실린더내에 들어 있을 때의 위상서보영역의 각 필드에서의 마스터 클록 위상 번호를 나타낸다. 온 트랙 상태의 경우와 마찬가지로 전 필드에서 동일한 마스터 클록이 당연히 사용되고 있다. 이와 같은 탐색동작중의 헤드 위치 검출에 사용되는 중심 실린더를 중심을 한 ±4실린더의 범위내의 값에 헤드 이동속도가 제한되는 디스크 장치에 대해서 본 발명에서는 ±4실린더를 넘는 헤드 이동속도에 대해서도 중심 실린더의 헤드 통과 위치를 검출할 수가 있다.

제55도는 전진방향의 헤드 이동속도의 최고 속도를 +6실린더로 한 경우의 실린더 전환을 나타낸다. 즉 종래의 디스크 장치에서는 하나의 위상서보 영역을 구성하는 4필드의 전부에 대해서 동일 마스터 클록을 사용하고 있으나, 이러한 방법으로는 탐색속도가 ±4실린더로 제한된다. 그러므로 본 발명은 위상서보영역의 필드내에서 실린더를 전환하는 것을 특징으로 한다.

제55도는 전반의 2필드와 후반의 2필드로 나누어서 위상서보영역에서 2단계로 마스터 클록을 전환하는 2단계의 실린더 전환을 나타낸다. 즉 헤드 위치검출에 사용하는 검출 위치(215)의 중심 실린더(216)에 대하여 ±1실린더 편이한 제1중심 실린더(228)와 제2중심 실린더(230)를 설정한다. 제1 필드(EVEN1)와 제2 필드(ODD1)에 대해서는 제1 중심 실린더에 대응한 마스터 클록의 실린더 전환을 실행한다. 또 후반의 제3 필드(ODD2)와 제4 필드(EVEN2)에 대해서는 제2 중심 실린더(230)에 대응한 마스터 클록의 실린더 전환을 실행한다. 이로 인하여 실린더 번지가 증가하는 전진 탐색에 대해서는 속도 궤적(232)에 나타낸 바와 같이 +6실린더를 최고속도로 하는 헤드 이동을 실현할 수 있다. 반면에 실린더 번지를 감소하는 역방향의 탐색에 대해서는 헤드 검출위치(215)를 통과하는 속도 궤적은 속도 궤적(235)에 나타낸 바와 같이 ±1실린더의 범위로 제약되어 -2실린더가 최고 속도가 된다.

제56도는 제55도의 +6실린더∼-2실린더의 범위의 탐색속도를 가능케하는 경우의 헤드검출 위치(215)를 갖는 중심 실린더(216)에 대한 전진 탐색시의 마스터 클록위상번호와 역방향 탐색시의 마스터 클록위상 번호를 나타낸다. 전반의 제1 및 제2 필드(EVEN1, ODD1)와 후반의 제3 및 제4 필드(ODD2, EVEN2)에 대해 상이한 위상번호의 마스터 클록을 얻기 위한 실린더 전환이 2단계로 실시된다.

제57도는 전진방향의 최고속도를 +7실린더로 한 경우의 실린더 전환을 나타낸다. 이 경우에는 제1∼제4필드의 각 필드마다 단계적으로 실린더전환을 실행한다. 즉 검출위치(215)를 갖는 중심 실린더(216)에 대하여 제1 필드로부터 제4 필드의 순번으로 1실린더씩 편이하도록 제1중심 실린더(246), 제2 중심실린더(248), 제3 중심실린더(250), 및 제4 중심 실린더(252)를 설정한다. 제3 중심 실린더(250)는 중심 실린더(216)과 같아진다. 이로 인하여 각각의 중심실린더(246, 250, 252)에 대하여 ±실린더의 영역(238, 240, 242, 244)이 설정된다. 이예에서 실린더 번지가 증가하는 전진방향의 최고 탐색 속도는 속도궤적(254)에 나타낸 바와 같이 +7실린더가 된다. 한편 실린더 번지가 감소하는 마이너스 방향의 역방향 탐색에 대해서는 최고 탐색 속도는 -1실린더로 제약된다.

제58도는 제57도의 실린더 전환에서의 각 필드에서의 마스터 클록 위상번호와 헤드 검출위치(215)를 갖는 중심실린더의 실린더 번호간의 대응관계를 나타낸다. 어느 경우에도 제1∼제4 필드에서 단계적으로 상이한 마스터 클록의 위상번호가 선택되는 실린더 전환이 실행된다. 제59도는 전진방향의 최고 속도를 +10 실린더로 한 경우의 실린더 전환을 나타낸다. 실린더 전환은 제57도와 마찬가지로 각 필드마다 실행한다. 제57도의 경우에 각 필드마다의 실린더 전환은 1실린더 건너서 실시하였으나, 제59도에서는 실린더 전환을 2실린더 건너서 실시한다. 즉 헤드 검출위치(215)를 갖는 중심 실린더(216)를 중심으로 2실린더 간격이 되도록 제1중심 실린더(268), 제2중심 실린더(270), 제3중심 실린더(272), 및 제4중심 실린더(274)를 설정한다. 각 중심 실린더(268, 270, 272, 274)에 대해서는 ±2실린더의 범위가 되는 영역(260, 262, 264, 266)이 설정된다. 그러므로 전진방향의 최고 속도는 속도궤적(276)에 나타낸 바와 같이 ±10실린더가 된다. 한편 헤드 최고 속도에 대해 전진 탐색의 최저 실린더 속도가 규제되어 속도궤적(278)에 나타낸 바와 같이 +4실린더가 된다. 그러므로 제59도의 실린더 전환에서는 헤드는 +4실린더∼10실린더의 범위의 탐색속도로 이동할 수가 있다.

제60도는 제59도의 실린더 전환에 사용하는 마스터 클록의 위상 번호의 조합과 헤드 검출 위치(215)가 속하는 중심 실린더(216)의 중심 실린더 번호간의 대응관계를 나타낸다.

제61도는 헤드 이동속도에 대하여 제52도의 실린더 전환을 제1속도(1ST), 제55도의 실린더 전환을 제2속도(2ND), 제57도의 실린더 전환을 제3속도(3RD), 제59도의 실린더 전환을 제4속도(4TH)로 한 경우의 일종의 탐색 속도의 변속 패턴을 나타낸다. 이와 같이 실린더 전환으로 인한 변속 패턴을 실현할 수 있으므로 헤드 이동속도를 검출하여 필요한 속도범위를 선택한 실린더 전환을 실시함으로써 장치를 임의의 탐색속도에 대응시킬 수가 있다. 이와 같은 동작은 마치 자동차에 채용된 자동변속기와 유사한 기능이라 할 수 있다.

제62도의 플로차트는 제61도에 나타낸 제1 속도(1ST)와 제2 속도(2ND)의 2단계의 속도 전환을 이용한 실린더 전환 처리를 나타낸다. 우선 스텝 S1에서 속도V플 판독한다. 이 속도V는 현재의 헤드 위치와 전회의 헤드위치의 차로부터 구한다. 스텝 S2에서 속도 V가 ±4실린더의 범위내에 들어가는 가의 여부를 체크한다. YES이면 스텝 S3로 진행하여 다음에 검출되는 헤드의 예측위치에 대응한 실린더 번호에 의거해서 제54도에 나타낸 소위 제1속도 테이블로부터 마스터 클록 위상번호를 선택하여 위상 전환 패턴을 정한다. 한편 스텝 S2에서 속도 V가 ±4실린더의 범위를 넘는 경우에는 스텝 S4로 진행하여 속도V가 -2∼+6 실린더의 범위내에 들어있는가의 여부를 체크한다. YES이면 스텝 S5로 진행하여 예측된 실린더 번호에 대응한 제56도의 소위 제2속도 테이블로부터 대응하는 마스터 클록 위상번호의 조합으로된 위상 전환 패턴을 선택한다. 제59도에서는 최고 속도를 +10실린더로 하고 있으나, 각 필드에서의 중심 실린더의 실린더 간격을 3실린더 또는 4실린더로 넓힘으로써 최고 속도를 높일 수가 있다.

[데이터면의 위상 서보 패턴]

본 발명의 디스크 장치에서는 데이터면의 특정 실린더에 대해서도 서보면의 위상 서보 패턴과 동등한 위상 서보 패턴을 기록하여 데이터 헤드에 설치하고 있는 판독 헤드(MR헤드)로부터 헤드위치를 검출할 수 있도록 하고 있다.

제63도는 데이터 면의 특정실린더에 기입되어 있는 위상 서보 패턴의 프레임 구성을 나타낸다. 데이터면의 예를 들어 외주 가드 대역 영역(OGB1)내의 특정 실린더 및 내주 가드 대역 영역(IBG1)의 특정 실린더에는 직선으로 전개하여 나타낸 디스크 1회전분의 서보 영역(340)이 마련되어 있다. 이 1회전분의 서보 영역(340)은 제17도의 서보면과 마찬가지로 216개의 영역으로 분할되어 216개의 데이터면 서보 프레임(350)을 구성한다. 데이터면 서보 프레임(350)은 확대해서 나타낸 바와 같이 미사용 영역(360)과 서보 패턴부(370)로 구성된다. 서보 패턴부(370)는 제17도의 데이터면의 서보 패턴부(164)와 같은 크기이다. 기준 클록의 계수치를 서보 프레임의 선두에서 0으로 하였다 하면 서보 패턴부(370)는 계수치 1268로부터 1512의 범위가 된다. 서보 패턴부(370)에는 제64도 및 제65도로 나누어서 나타낸 위상서보 패턴이 기록되어 있다.

제64도 및 제65도에서 위상 서보 패턴은 제1 필드(372), 제2 필드(374), 제3 필드(376), 및 제 4필드(378)로 나누어져 있다. 이 제1∼제4필드에대해서는 제1 필드(372)는 (EVEN1), 제2필드는 (ODD1), 제3필드는(ODD2), 제4필드는(ENVEN2)로 불리워진다. 제1∼제4 필드의 상당한 4τ×10의 길이를 갖는다. 제1 및 제4필드는 같은 위상서보 패턴을 갖는다. 제2 및 제3 필드도 같은 위상 서보 패턴을 갖는다. 또한 제1 및 제4 필드의 서보패턴의 위상은 제2 및 제3 필드의 서보 패턴의 위상과 반대이다. 이 점도 서보면의 위상서보 패턴과 마찬가지이다.

제1∼제4필드의 위상서보 패턴이 서보면의 위상서보 패턴과 다른 점은 제66도에 나타낸 바와 같이 제1필드(372)(EVEN1)와 제4 필드(378)(EVEN2)의 위상 패턴간에 0.25실린더분의 반경 방향의 위치 편이를 갖게 한점이다. 이점은 제67도의 제2 필드(374)(ODD1)와 제3 필드(376)(ODD2)간에서도 마찬가지 관계로 되어 있다. 또한 제66도 및 제67도에 나타낸 바와 같이 데이터면 서보 패턴은 목표 실린더가 되는 0실린더를 중심으로 ±2.5실린더의 범위로 기록된다. 더구나 ±1.5실린더의 범위를 넘믄 영역에 대해서는 헤드 위치를 검출시키지 못하게 하기 위하여 위상 편이가 없는 패턴을 기록하고 있다. 따라서 서보면에서의 헤드 위치 검출 가능 범위가 되는 4실린더에 비해 데이터면의 경우에는 헤드위치 검출 가능범위가되는 실린더 수가 3실린더로 제한된다. 이 헤드위치 검출이 가능해지는 실린더 수가 3실린더로 제한되는 이유는 데이터면에 기록하는 서보 정보는 예를 들어 목표 실린더로서의 실린더 번호0의 실린더에 온 트랙한 상태에서 오프셋을 측정하는 것을 목적으로 하고 있기 때문이다. 따라서 ±1.5실린더 정도의 헤드 검출 범위를 갖게하면 충분하게 된다. 이 범위를 넘는 헤드 위치의 오차는 본래 서보면의 위상서보 정보에 의거한 헤드위치의 검출로 커버할 수가 있다.

제66도의 제1 및 제4필드의 위상서보 패턴이 반경방향으로 0.25실린더 편이토록하고 제67도의 제2 및 제3 필드의 위상서보 패턴도 반경 방향으로 0.25실린더 편이토록 한 이유는 서보헤드(18)의 경우보다 데이터 헤드(20)에 설치한 MR헤드를 사용한 판독헤드의 코어폭이 작아서 서보헤드(18)과 같은 위상서보 패턴을 사용하는 경우에는 위상 검출에 불감대(dead zone)가 생기는 것을 방지하기 위해서이다. 이 관계를 다음에 설명한다.

제68도는 서보면의 위상서보 패턴을 서보헤드로 판독했을 때의 헤드이동량에 대한 검출량의 관계를 나타낸다. 서보면(380)의 서보 프레임에서의 제2 및 제3 필드(ODD1, ODD2)간의 경계부를 꺼낸 것이며 서보헤드(18)의 코어폭W1은 약 1실린더의 값이다. 예를 들어 트랙 피치를 7.5㎛로 하면 서보헤드(18)의 코어폭은 W1은 7㎛이 된다. 이와 같은 서보헤드(18)의 코어폭W1에 대해 서보면(380)에는 반경방향으로 0.5실린더 피치로 서보패턴이 기록된다. 서보 헤드(18)는 항상 2개의 서보패턴에 걸쳐 존재하면서 판독신호를 얻고 있으므로 헤드 이동량에 대한 검출량은 특성(382)에 나타낸 바와 같이 직선적으로 변화한다.

제69도는 데이터면(384)에 제68도의 서보면(380)과 같은 서보패턴을 기록한 경우를 나타낸다. 데이터면(384)의 서보 패턴의 판독에 사용하는 판독헤드(410)는 MR헤드를 사용하므로 코어폭W3는 서보헤드(18)에 비해서 작아서 예를 들어 서보헤드(18)의 코어폭의 절반이하인 W3=3㎛이 된다. 따라서 이와 같이 작은 코어폭 W3을 갖는 판독 헤드(410)로 서보헤드의 경우와 같은 서보패턴을 판독하면 0.5실린더 폭을 갖는 서보패턴내로 판독 헤드(410)가 완전히 들어가서 헤드위치가 변화하여도 검출랴이 전혀 변화하지 않는 불감대(390, 392, 394)가 생긴다. 그러므로 헤드 이동량에 대한 검출랴의 관계는 특성(386)에 나타낸 바와 같이되어 파선으로 나타낸 본래의 특성(382)에 따른 헤드위치의 검출이 불가능해진다.

이런한 문제를 해결하기 위하여 본 발명에서는 제70도에 나타낸 바와 같이 예를 들어 제2 필드 및 제3 필드(ODD1, ODD2)의 위상서보 패턴을 반경방향으로 0.25실린더 편이시켜 기록한다. 이로 인하여 작은 코어 폭W3를 갖는 판독 헤드(410)를 사용할 경우라도 헤드 이동에 의해 특정이 위상 서보 패턴내에 헤드가 계속해서 들어가는 것과 같은 불감대가 생기지 않는다. 서보면의 경우와 마찬가지로 헤드 이동량에 대한 검출량을 직선적인 특성(388)으로 나타낸바와 같이 얻을 수가 있다. 이점은 제1 및 제4 필드(EVEN1, EVEN2)간의 관계에서도 마찬가지이다.

이와 같이 제1 및 제4필드(EVEN1, EVEN2)와 제2 및 제3 필드(ODD1, ODD2)에서 0.25실린더 씩 편이시킨 위상 서보 패턴을 데이터면에 기입하기 위해서는 16종류의 위상이 다른 기입신호가 필요해진다. 즉 제67도의 전반의 제1 필드(372)(EVEN1)와 제2필드(374)(ODD1)에서 각 서보 패턴은 반경방향으로 0.5실린더의 길이를 가지므로 서보면의 경우와 마찬가지로 1τ씩 편이한 8종류의 다른 위상의 기입 신호가 필요해 진다. 또한 제64도의 제3 필드(376)(ODD2)와 제65도의 제4 필드(376)(EVEN2)에 대해서는 0.25실린더만 반경방향으로 위치가 편이하므로 같은 기입 실린더 위치에서 위상이 다른 8종류의 기입 신호가 더 필요해진다. 구체적으로 말하면 전반의 제1필드(EVEN1)와 제2필드(ODD1)에 대해서는 제22A도∼제22I도에 나타낸 위상번호(0, 2, 4, 6, 8, 10, 12, 14)의 8종류의 기입신호를 사용한다. 후반의 제3 필드(ODD2)와 제 4필드(EVEN2)에 대해서는 23B도∼제23I도에 나타낸 위상번호(1, 3, 5, 7, 9, 11, 13, 15)의 8종류의 기입신호를 사용한다. 이들 위상번호(0∼15)를 갖는 16종류의 기입신호는 제24도에 나타낸 회로구성을 갖는 마스터 클록 작성회로(110)로부터 데이터면에 대한 서보정보의 기입모드시에 공급된다.

제71도는 제64도 및 제65도에 나타낸 데이터면에 위상 서보 패턴을 기입할 때의 기입신호의 위상번호를 목표실린더가 되는 실린더 번호0을 중심으로 ±2.5실린더의 범위에 대하여 0.25실린더 단위로 나타낸다. 이들 중에서 목표 실린더가 되는 실린더 위치0.00에 대하여 ±1.5실린더를 넘는 영역에 대해서는 같은 패턴을 되풀이하여 ±1.5실린더의 범위에서 유효한 위상서보정보의 기입을 준다. 구체적으로 말하면 서보면의 위상서보 정보에 의거한 데이터면의 목표 실린더에 대한 온 트랙상태에서 예를 들어 -2.5실린더 오프셋한 위치로부터 0.25실린더 단위로 헤드를 탐색하면서 제71도에 나타낸 서보 기입 신호의 위상 번호를 제1∼제4 필드의 각각 마다 선택하면서 각 서보 프레임의 타이밍으로 서보패턴을 기입한다.

제72도는 제64도 및 제65도에 나타낸 데이터면의 위상서보 패턴을 데이터 헤드에 설치된 판독헤드로 판독하여 위치를 검출할 때 사용하는 실린더 전환에 의거한 마스터 클록의 선택위상번호(3실린더분)를 나타낸다. 데이터면의 서보 패턴을 판독할 때 목표 실린더가 되는 것은 실린더 상대번호0이므로 양측의 ±실린더에 대해서는 헤드를 온 트랙 상태로 위치하게 할 필요가 없다. 따라서 고정적으로 실린더 상대번호0의 마스터 클록 선택 위상번호만을 사용하여도 충분하다.

제73도의 플로차트는 본 발명의 디스크 장치에 의한 데이터면에 대한 서보패턴의 기입처리에 관한 것이다. 제8도에 나타낸 바와 같이 이 기입처리는 제품출하전의 생산공정의 최종단계에서 서보면에 대한 위상서보정보의 기입이 완료되고 또한 서보계의 자동 조정이 완료된 후의 단계에서 실행된다.

제73도에서 우선 스텝 S1에서 데이터면의 기입개시 실린더, 즉 목표실린더에 대한 헤드의 탐색을 서보면의 위상정보에 의거해서 설행한다. 이 데이터면의 기입 개시 실린더로서는 온도 오프셋 측정을 위한 데이터면에 대한 위상서보 정보의 기입에 대해서는 외주가드 대역 영역(OGB1)의 특정 실린더가 사용된다. 요각 오프셋의 측정에 대해서는 내측에서의 오프셋 측정도 필요하므로 외주 가드 대역 영역(OGB1)의 기입을 완료하면 내주가드대역영역(IGB1)의 특정 실린더가 기입 실린더로서 지정된다. 스텝 S2에서 기입개시 실린더에 대한 탐색 동작을 완료하면 예를 들어 +2.5실린더 또는 -2.5실린더 헤드가 오프셋된 탐색 상태에서 제69도로부터 최초의 기입 패턴을 선택한다.

스텝 S4에서 서보면의 서보상태에 동기하여 선택한 기입피턴 위상의 마스터 클록을 선택하여 서보 프레임내의 위상서보 영역마다 위상 서보 패턴을 기입한다. 스텝 S5에서 전 패턴의 기입이 종료되었는가의 여부를 체크한다. 스텝 S6에서 헤드를 0.5실린더 오프셋 탐색하고 다시 스텝 S2로 되돌아 간다. 스텝 S3에서 다음의 기입패턴을 선택하여, 스텝 S4에서 마찬가지로 서보패턴을 기입한다. 이상의 처리를 스텝 S5에서 전 패턴을 기입할 때까지 되풀이 한다.

[데이터면으로부터의/에 대한 위상 서보패턴의 판독/기입]

비교적 대형의 디스크 장치에서는 제4도에 나타낸 바와 같이 헤드 및 모터를 포함한 기구부분으로된 디스크 엔클로저(10), 이 디스크 엔클로저를 제어하는 인쇄회로 기판으로 된 드라이브 콘트롤러(12)로 장치가 구성된다. 디스크 엔클로저와 드라이브 콘트롤러를 일체화하여 하나의 드라이브 모듈을 구성한다. 1대의 디스크 시스템은 상위의 디스크 콘트롤 유닛에 복수의 드라이브 모듈을 조합하여 하나의 장치를 구성한다. 이러한 자기 디스크 기억장치는 디스크 엔클로저(10) 및 드라이브 콘트롤러(12)의 인쇄회로기판을 최소단위로서 구성한다. 그러나 같은 기종의 장치일지라도 디스크 엔클로서(10)와 드라이브 콘트롤러(12)에는 여러 가지가 있으므로 적절한 디스크 엔클로저(10)와 드라이브 콘트롤러(12)의 조합을 사용하여야 한다. 이러한 목적을 위해서 종래의 디스크 장치에서는 드라이브 콘트롤러(12)를 장착한 인쇄회로기판에 딥 스위치(dip switch)등을 설치하여 조합시키는 디스크 엔클로저(10)의 변경에 대하여 조합 동작을 정상적으로 실시하도록 하고 있다. 그러나 그러한 구성으로 엔클로저(10)의 기판을 인위적으로 판단하여 드라이브 콘트롤러(12)측의 딥 스위치를 조작할 필요가 있으므로 잘못 설정할 우려가 있었다.

그러므로 본 발명의 디스크 장치에서는 디스크 엔클로저(10)의 조립완료단계에서 적당한 드라이브 콘트롤러(12)를 조합시켜서 데이터면의 특정 실린더, 예를 들어 실린더 번지 0번과 바깥의 외주가드 대역영역(OGB1 사이의 빈 실린더에 디스크 엔클로저의 기판등의 조합에 필요한 데이터를 위상서보정보를 이용하여 기입해둔다. 드라이브 콘트롤러(12)를 조합시킬 때 드라이브 콘트롤러(12)측에 이 디스크 엔클로저의 정보를 판독하여 조합에 수반되는 각종의 설정을 자동적으로 실시할 수 있도록 한다. 데이터면의 특정 실린더에 대한 위상 서보 패턴을 이용한 데이터 기입동작은 제10도에 나타낸 위치 신호 작성회로(36)의 기능을 이용하여 드라이브 프로세서(30)가 실행한다.

데이터면에 기록한 데이터 비트0에 대응하는 위상서보 패턴과 그 판독 판형은 다음과 같다.

제74a도는 데이트 비트 0을 표시하는 위상서보 패턴을 나타낸다. 통상의 서보면에서는 +1실린더분만 편이시킨 서보패턴에 서보 패턴은 ±1.5실린더의 범위에서 공통으로 기입하고 있다. 그러므로 제74b의 판독 펄스가 제1∼제4필드(EVEN1, ODD1, ODD2, EVEN2)에 대해 얻어진다. 한편 제74c도의 마스터 클록은 실린더 번호 0번에 대응하는 기준 클록이다. 따라서 듀티펄스 작성회로(120)가 마스터 클록의 상승구간으로 세트되고 판독펄스의 상승구간으로 리세트되면 제74D도의 듀티펄스가 얻어진다. 즉 데이터비트0인 경우에는 듀티 펄스는 제1 및 제4 필드(EVEN1, EVEN2)에서 듀티비가 25%, 제2 및 제3 필드(ODD1, ODD2)에서 듀티비가 75%가 된다. 이 듀티펄스는 제74e도의 데이터 윈도 신호로 추출된다. 적분회로에 의한 적분동작으로 제74f도에 나타낸 데이터 비트0을 표시하는 적분전압 -V가 얻어진다.

데이터면에 기록한 데이터 비트1에 댕으한 위상 서보패턴과 그 판독 파형은 다음과 같다. 데이터 비트0의 경우와는 반대로 제75a의 데이터 비트1에 대응하는 위상서보 패턴은 실린더 번호0번의 목표실린더에 대한 본래의 서보패턴의 위치로부터 헤드를 -1실린더 탐색한 경우에 상당하는 1τ만큼 위상이 편이한 위치에 ±0.5실린더의 범위에 걸쳐 같은 위상서보 패턴을 기록하고 있다. 그러므로 75c도의 실린더번호 0번의 목표실린더에 대응한 마스터 클록의 상승구간에 의한 세트와 제75b도의 판독 펄스의 상승구간에 의한 리세트로 제75d도의 듀티펄스가 얻어진다. 즉 듀티 펄스의 듀티비는 제1 및 제4 필드(EVEN1, EVEN2)에서 75%, 제2 및 제3필드(ODD1, ODD2)에서 25%로서 데이터 비트 0의 경우와는 반대의 관계가 된다. 그러므로 제75e도의 데이터 윈도 신호에 의해 추출된 듀티펄스로 인한 적분전압은 제75f도에 나타낸바와 같이 최종적으로 +V가 된다.

제76도의 플로차트는 제74a도 및 제75a도에 나타낸 데이터 비트 0 및 1에 대응한 데이터면에 대한 위상 서보 패턴의 기입처리에 관한 것이다. 이 기입처리는 제10도의 마스터 클록 작성회로(110)로 부터의 위상번호의 패턴에 따른 데이터 헤드(20)의 기입헤드(400)에 의해 실행되는 기입동작에 상당한다. 이 기입처리는 서보헤드(18)의 판독 신호에 의한 헤드위치 신호에 의거한 온 트랙 제어와 병행해서 실시한다. 그러므로 서보면의 위상서보 정보에 의해 헤드의 위치 결정을 하면서 데이터면의 특정 실린더의 전 서보 프레임에 데이터 비트 0또는 1을 표시한 위상서보 패턴을 기입할 수가 있다.

그러나 데이터면 위상서보 패턴의 판독 처리는 서보헤드(18)의 판독 신호에 의거한 온 트랙 제어와 데이터 헤드(20)의 판독헤드(410)로부터의 판독 신호에 의한 데이터 비트 0 및 1의 복원을 같은 위치 신호 작성회로(36)로 시분할 처리하여야 한다. 예를 들어 12프레임 건너서 판독하는 경우에는 위상서보 패턴을 1회째는 프레임 0, 13, 26,---라 읽고, 2회째는 프레임 1, 14, 27---라 읽어 마찬가지로 1프레임씩 비켜가면서 최후에 프레임 12, 25, 38,---라 읽는다. 이렇게 하여 216프레임의 전부를 판독 할 수 있다.

제77도의 플로차트는 서보헤드(18)와 데이터 헤드(20)에 설치되어 있는 판독헤드(410)를 전환하여 실행하는 판독처리에서의 1실린더당 216개의 서보프레임에 대한 위치 신호 작성회로(36)로부터의 적분전압에 의거한 데이터 비트의 복원, 즉 리드처리를 나타낸다. 우선 스텝 S1에서 소정의 데이터면 서보 프레임에 의거한 인터럽트를 받아서 적분전압을 판독한다. 스텝 S2에서 이 적분전압이 규정치 이상의 마이너스 전압인가의 여부를 체크한다. 적분전압이 규정칭 이상의 마이너스 전압이면 스텝 S3로 진행하여 비트 0을 복원한다. 한편 NO이면 스텝 S4로 진행하여 적분전압이 규정치 이상의 플러스 전압인가의 여부를 체크한다. 스텝 S4에서 YES이면 스텝 S5에서 비트 1을 복원한다. 이상이 처리를 스텝 S6에서 전 비트를 판독할때까지 되풀이한다. 상기의 실시예는 데이터면의 1실린더 당 16서보 프레임분, 즉 16비트의 데이터 판독 및 기입처리의 예를 든 것이다. 그러나 사용자가 데이터량을 증가시키고자 할 경우에는 기입하는 실린더수를 증가시키면 된다.

[요각 오프셋의 측정과 보정]

데이터 헤드의 판독헤드로서 소형의 MR헤드를 사용한 자기 디스크 장치에서 제78도에 나타낸 바와 같이 데이터 헤드(20)를 최내주측의 위치(20')에 위치 결정한 경우와 데이터 헤드(20)를 최외주측의 위치(20)에 위치결정한 경우 사이에는 기입 헤드(400)의 온 트랙 상태에 대해 위치의 편이가 생긴다. 이러한 위치 편이를 요각 오프셋이라 부른다. 즉 내측의 단부에 데이터 헤드(20)를 이동할 때의 헤드암(402)의 회전중심(430)의 중립위치에 대한 내주최대 요각 α1과 반대방향의 외주 최대 요각 α2에 대해 데이터헤드(20)에 설치되어 있는 기입헤드(400)와 판독헤드(410)간에 위치편이가 생긴다.

제79도는 데이터 헤드(20)를 확대해서 나타낸 것이다. 자기 헤드를 사용한 기입 헤드(400)와 MR헤드를 사용한 판독헤드(40)가 일체로 설치되어 있다. 기입헤드(400)의 코어폭 W2는 예를 들어 트랙피치를 7.5㎛로하면 6㎛정도이다. 한편 MR헤드를 사용한 판독헤드(410)의 코어폭 W3는 코어폭 W2의 절반 이하가 되는 3㎛이하가 된다. 설계상은 기입헤드(410)의 중심을 일치시키나 실제로는 위치 편이로 인한 기계적인 오프셋 △ W를 갖는다. 데이터면의 사용자영역에서의 데이터 기입은 서보면의 위상서보정보에 의거한 기입헤드(400)의 온 트랙제어로 실시된다. 그러므로 사용자가 판독헤드(410)에 의한 판독 동작으로 전환하고자 할 경우에는 기계적인 오프셋△W만큼 트랙중심으로부터 편이한 위치에서 위상서보정보를 판독하게 된다.

이와 같은 데이터헤드(20)에서의 기입헤드(400)와 판독헤드(410)의 기계적인 오프셋 △W에 추가하여 제78도에 나타낸바와 같이 VCM(16)에 의한 요각마다 다른 오프셋이 기입헤드(400)와 판독헤드(410)간에 생긴다.

제80a도는 제78도의 내주최대 요각 α1에서의 트랙중심(460)에 대한 판독헤드(410)의 요각 오프셋을 나타낸다. 제80b도는 제78도의 외주 최대 요각 α2에서의 트랙중심(480)에 대한 판독헤드(410)의 요각 오프셋을 나타낸다. 이들간의 대비에서 분명한 바와 같이 제78도의 중심 위치(402)에서의 요각 오프셋 0에대해 최내주측과 최외주측에서는 반대 방향의 요각 오프셋이 생긴다.

제81도에서는 요각 오프셋이 0°가 되는 중앙의 실린더 번지, 예를 들어 실린더 번지(2000)를 원점으로 좌측에 내주최대 요각, 우측에 외주 최대 요각에서의 오프셋 △Win과 △Wout를 플롯하고 있다. 최내주 및 최외주의 헤드 위치(424, 422)가 정해지면 이들 헤드 위치를 연결하는 직선(428)에 의해 이들간의 오프셋을 추정할 수가 있다. 여기서 중심위치에서의 요각을 0°, 외측을 플러스측, 내측을 마이너스측으로 하고 요각 0°에서의 기계적인 오프셋 △W를 원점으로 한다. 내측 및 외측의 요각 오프셋의 최대치를 보면 외측은 플러스의 오프셋, 내측은 마이너스의 오프셋이 상대적으로 생긴다.

본 발명의 디스크 장치에서는 제64도 및 제65도에서 나타낸 바와 같이 데이터 면의 내주가드대역영역(IGBI)의 특서 빈 실린더와 외주가드대역영역(OGBI)의 특성 빈 실린더에 위상 서보패턴을 미리 기록하고 있다. 따라서 예를 들어 제8도에 나타낸 바와 같이 제품출하전의 조립최종단계에서 요각 오프셋처리를 실행하여 요각 오프셋의 보정 테이블을 작성해 둔다.

제82도의 플로차트는 본 발명의 디스크 장치에 의한 요각 오프셋의 측정처리를 나타낸다. 우선 스텝 S1에서 데이터면의 위상서보 패턴에 의거해서 데이터 헤드(20)를 데이터면의 최내주측의 내주가드대역영역(IBGI)의 특정영역에 탐색한다. 스텝 S2에서 일정한 서보 프레임 간격으로 서보헤드(18)로부터 데이터헤드(20)의 판독헤드(410)로 전환하면서 데이터면 위상서보 패턴으로부터 내주측의 요각 오프셋 △Win을 측정한다. 이 데이터면 위상 서보 패턴의 측정처리에서는 예를 들어 1실린더당 216개의 서보프레임 중에서 서보면 서보프레임을 13프레임 처리 할 때마다 동작모드를 데이터면 서보 프레임의 판독모드로 전환하여 1실린더당 16개의 요각 오프셋을 측정하고, 최종적으로 평균치로서 요각 오프셋 △Win을 결정한다. 스텝 S2에서의 내주측의 요각 오프셋 처리를 스텝 S4에서 데이터 헤드를 전환하면서 전 헤드에 대해 실행한다. 스텝 S1∼S4에서의 내주 요각오프셋의 측정처리가 완료되면 스텝S5로 진행한다. 데이터면의 위상서보 패턴에 의거해서 데이터 헤드(20)를 데이터면의 최외주 부분에 위치하는 외주가드애역영역(OGBI)의 위상 서보 패턴을 기입하고 있는 특정 실린더에 탐색한다.

탐색동작을 완료하면 스텝 S6으로 진행한다. 스텝 S2의 경우와 마찬가지로 일정한 서보 프레임 간격으로 서보에드(18)로부터 판독헤드(410)로 전호나하여 예를 들어 1실린더당 16개의 데이터면 서보프레임의 위상 서보 패턴으로부터 외주측 요각 오프셋을 측정하고, 그들의 평균치로서 외주측 요각 오프셋 Wout를 결정한다. 스텝 S6의 처리를 스텝 S8에서 헤드를 전환하면서 스텝 S7에서 전 헤드가 종료할 때까지의 되풀이 한다. 내주측 및 외주측의 요각 오프셋의 측정전이 종료되면 스텝 S9에서 각 데이터 헤드마다 구한 최내주 및 최외주 요각 오프셋 △Win 및 Wout의 선형 보간에 의해 제81도에 나타낸 바와 같이 각 실린더 위치에서의 요각 오프셋을 산출하여 보정에 사용하는 요각 오프셋 테이블을 작성한다.

제83도는 제82도의 요각 오프셋 측정처리에 의해 작성된 요각 오프셋의 보정 테이블의 일례를 나타낸다. 이 보정 테이블에서는 예를 들어 50실린더 번지 마다 하나의 요각 오프셋을 구한 테이블로 작성되어 있다.

제84도의 플로차트는 본 발명의 디스크 장치를 시스템에 도입하여 운용중의 판독 처리로 실행되는 요각 오프셋 보정에 관한 것이다. 우선 스텝 S1에서 헤드를 목표실린더에 탐색하고, 스텝 S2에서 판독 동작을 실시한다. 이 판독 동작에서 만일 스텝 S3에서 판독오차가 판정된 경우에는 스텝 S5로 진행한다. 제75도에 나타낸 요각 오프셋 테이블을 참조하여 목표실린더의 번지에 대응하는 요각 오프셋을 판독하고 이 요각 오프셋을 보정하도록 데이터 헤드를 위치 결정한다. 즉 스텝 S3에서의 판독 오차는 요각으로 인하여 기입헤드에 의해 기입된 기록 패턴으로부터 판독 헤드가 크게 편이하여 판독파형이 열화한 경우에 일어난다. 이 판독 파형의 열화를 보상하기 위하여 요각 오프셋을 실시하여 판독헤드를 실린더 중심측으로 위치보정하고 판독동작을 재시행(retry)하여 판독 동작을 성공시킨다. 스텝 S3에서 판독 오차가 없으면 스텝 S4에서 정상종료 응답을 상태응답(status response)으로서 되돌리고, 주 처리로 되돌아간다. 이와 같이 요각 오프셋을 미리 측정하여 보정테이블을 작성해둠으로써 판독오차가 발생할 때의 요각 오프셋 보정으로 판독오차의 회복을 확실히 할 수가 있다.

[VCM용 변환기의 중심치 조정]

제85도는 본 발명의 디스크 장치의 드라이브 콘트롤러(12)에 설치되어 있는 VCM(16)의 구동 회로부를 나타낸다. 드라이브 프로세서(30)로부터의 VCM(16)에 대한 전류지시데이터는 D/A변환기(40)에 의해 아날로그 신호로 변호나되어 드라이버회로(42)에 의해 구동전류로 변환되어 공급된다. VCM(16)의 전류제어에서 드라이브 프로세서(30)에 의한 전류지시 데이터를 수 비트의 디지털 데이터로서 출력하는 경우에 지시 데이터에 정부(正負)의 부호와 조작량을 주기 위해 드라이버회로(42)에 대해 참조전압 작성회로(414)를 설치한다. 이 참조 전압작성회로(414)의 참조전압으로서는 D/A변환기(40)의 변환전압의 중간점 전압을 설정한다. 드라이버회로(40)는 참조전압을 중심으로 볼 때 극성과 조작량을 갖는 구동전압을 작성한다. 구동전압은 정부의 구동전류로 변환되어, VCM(16)을 구동하도록 되어 있다. 이상적으로는 D/A변환기(40)에 지시전류 0을 지시할 때의 변환전압과 참조전압작성회로(414)로부터 발생한 참조 전압이 일치하여 드라이버회로(42)의 구동 전류가 0이 되는 것이다. 그러나 D/A변환기(40) 및 참조전압작성회로(414)의 구성부품에는 저항치, 정수등의 변동이 있다. 그러므로 D/A변환기(40)가 변환 출력한 중심지시 전압과 참조전압작성회로(414)로 작성하는 참조전압 사이에 오차가 발생한다. VCM(16)에는 오차에 따른 불필요한 전류가 흘러서 소위 중심 오프셋이 생기고 서보제어에 악 영향을 미친다.

이와 같은 무제를 해결하기 우하여 본 발명의 디스크 장치에서는 제9도의 플로차트의 스텝 S2에 나타낸 바와 같이 파워 온 스타트에서의 초기화 처리의 단계에서 D/A변환기(40)의 중심지시 전압과 참조 전압 작성회로(414)로부터 발생한 참조전압간의 오차를 측정하고, 초기화 종료후의 판독 및 기입처리에서 이 오차를 보정한 서보제어를 실행한다. 이 중심 지시 전압과 참조 전압간의 오차를 측정하기 위하여 제85도의 실시예에서는 D/A변환기(40)의 변환 전압과 참조전압 작성회로(414)의 참조 전압을 비교하는 비교회로(416)를 새로히 설치한다. 비교회로(416)는 비교출력을 이요하여 드라이브 프로세서(30)의 기능으로서 실현되는 DAC중심치 조정부(80)에 의해 오차를 측정하여 통상의 판독 및 기입 동작에서 측정오차에 의거한 보정을 시리시하도록 되어 있다.

제86도는 제85도의 VCM용 DAC중심치 조정부(80)에 의한 측정처리를 나타낸다. 이 측정처리은 전반의 모드1과 후반의 모드2로 나누어진다. 모드1의 측정처리에서는 D/A변환기(40)에 대한 미리 정해진 중심지시 데이터보다 소정치 만큼 낮은 하한 중심 지시치 Vcl을 설정한다. 지시치를 단계적으로 증가시켜 도시한바와 같이 D/A비교기(40)의 출력 전압을 상승시킨다. 최초에는 D/A변환기(40)의 하한중심 지시전압 Vc_l은 참조전압보다 낮으므로 비교 회로(416)의 출력은 L레벨로 되어 있다. D/A변환기(40)에 대한 지시치를 증가시키면 변환전압이 실제의 참조전압을 넘은 시점에서 비교회로(416)의 출력이 H레벨로 반전한다. 출력이 H레벨로 반전한 때의 전압 Vc₁을 측정치로서 보존한다. 모드1에서는 마찬가지로 처리를 예를 들어 4회 되풀이 하여 그 평균치로서 최종적인 모드1의 제1중심 전압 Vc₁을 구한다. 다음에 모드2의 측정을 개시한다. 모드2의 측정에서는 예정하고 있는 중심 지시 데이터보다 높은 중심 상한 지시치를 D/A변환기(40)에 세트하고 중심 상한 지시전압 V_CH로부터 서서히 변환전압을 감소시킨다. 최초에 중심상한 지시 전압 V_CH는 실제의 참조전압보다 높으므로 비교회로(416)의 출력이 L레벨로 반전한다. 따라서 이 때의 전압 Vc₂를 제2의 중심 상한 전압으로서 보관한다. 모드1의 경우와 마찬가지로 모드2에서도 4회의 측정처리를 실행하여 그 평균치로서 최종적인 측정 전압 Vc₂를 구한다.

이상의 모드1 및 2의 측정이 완료되면 모드1의 측정전압Vc₁에 모드2의 측정전압 Vc₂를 가하여 그 합계 전압을 2로나눈 전압 Vc로부터 D/A변환기(40)에 대한 중심지시 데이터를 구하고 보정된 DAC중심지시 데이터로서 드라이브 프로세서(30)에 보관한다.

이 측정된 D/A변환기(40)의 중심지시 데이터의 변환전압은 참조전압 작성회로(414)의 참조전압에 거의 완전히 일치하여 정확한 중심전압의 설정을 할 수 있다. 드라이브 프로세서(30)에서의 VCM(16)의 전류지시 데이터는 측정된 중심지시 전압Vc에 대응하는 데이터를 제로점으로 하고 부호와 조작량에 따른 데이터를 만들어 내어 D/A변환기(40)에 출력한다.

제87도의 플로차트는 제86도의 D/A변환기의 중심치 조정처리에 관한 것이다. 스텝 S1∼S5에서의 처리가 제86도의 모드1에서의 측정 처리가 된다. 또 스텝 S6∼S10에서의 처리가 모드2에서의 측정처리가 된다. 스텝 S11에서 최종적인 중심치Vc의 평균치를 사용한 계산을 한다. 스텝 12에서 드라이브 프로세서(30)에 참조전압에 일치하는 D/A변환기(40)의 중심지시치를 세트한다. D/A변환기에 대한 중심지시 데이터의 변환전압과 드라이버회로(42)에 제로점이 되는 동작점을 설정하는 참조전압 작성회로(414)로부터의 참조전압간의 오차를 측정하여 보정함으로써 고정밀도의 서보제어를 실시할 수가 있다.

[리제로 동작]

본 발명의 디스크 장치에서는 제9도의 스텝 S3에서 나타낸 바와 같이 파워온 스타트에서의 초기화 단계에서 헤드를 외주가드 대역영역(OGB1)에 위치 결정하여 실린더 번지를 형성하고 있는 카운터의 값을 초기치로서의 제로 번지에 세트하기 위한 리제로동작을 실행한다. 그러나 리제로 동작의 단계에서는 절대적인 실린더 번지가 알려져 있지 않기 때문에 최내주측의 접촉 개시/정지 영역(CSS영역)에 있는 헤드를 외주 가드 대역영역에 탐색하기 위한 속도제어 문제가 있다.

즉 위상 서보 패턴을 사용한 본 발명의 탐색 제어에서는 헤드위치검출의 샘플링 주기마다 속도를 검출하고 다음의 샘플링 시점에서의 헤드 위츨 예측하면서 속도제어를 실시한다. 그러나 절대적인 실린더 번호가 확정되어 있지 않는 단계에서는 예측실린더 위치에 의거한 실린더 전환을 위한 목표 실린더에 오차가 있어서 정상적인 탐색동작을 기대할 수 없다.

따라서 본 발명의 리제로 동작에서는 헤드를 최내주의 접촉 개시/정지 영역으로부터 가속제어에 의해 외주측으로 밀어내어 구동한 후에 최초에 얻어지는 적분 전압0에 의해 상대적으로 실린더 번지를 0으로 하는 리제로 동작을 실행한다. 이 실린더번지에 의거하여 속도 검출에 의한 위치예측으로 목표 실린더까지의 나머지 실린더 수를 구하면서 목표 속도를 결정하여 속도제어를 실시한다. 외주 가드 대역영역(OGB1)에 헤드가 도착하여 가드대역 검출 신호가 얻어진 시점에서 실린더번지의 절대치를 0으로 하는 절대적인 리제로 동작을 실시한다. 제88도의 플로차트는 본 발명의 디스크 장치에서의 리제로 처리의 상세를 나타낸다. 우선 스텝 S1에서 접촉 개시/정지영역에 부상한 헤드를 VCM(16)에 대한 가속전류의 공급으로 내주측으로부터 외주측으로 밀어내어 구동한다. 이 상태에서 스텝 S2에서 실린더 전환으로 인한 마스터 클록의 위상번호는 0으로 고정되어 있다. 스텝 S3에서 적분전압의 번호로부터 4실린더 분의 이동시간 T를 측정한다. 구체적으로 말하면 4실린더분의 이동으로 인하여 적분전압은 4단계로 변화하므로 이 4단계의 적분전압의 변화를 검출함으로써 4실린더분의 이동시간 T를 측정할 수 있다. 스텝 S4에서 측정이동 시간 T로 실린더 수4를 나누어서 단위 시간당의 이동실린더수, 즉 속도 V를 산출 한다. 속도V가 산출되었으면 스텝 S5에서 적분전압이 0전압인가의 여부, 즉 마스터 클록의 위상번호 0에 대응한 실린더에 헤드가 도달했는가의 여부를 체크한다. 적분전압이 0이된 타이밍에서 스텝 S6로 진행한다. 스텝 S6에서 헤드의 절대위치에 대한 이동량을 표시하는 위치의 값Lpos를 상대적으로 0으로하는 상대적인 리제로 동작을 실시한다. 스템 S7에서 제어모드를 속도제어로 전환한다. 이 속도제어의 단계에서는 스텝 S6에서 상대적으로 헤드 위치가 얻어지고 있으므로 스텝 S8에서 다음의 샘플링 시점의 위치예칙이 가능해진다. 또 위치 예측은 제43도에 나타낸 바와 같이 가속도 성분을 포함하도록 하여도 좋다.

스텝 S8에서 다음의 샘플링 시점의 위치가 예측 되었으면 스텝 S9에서 예측위치의 실린더에 따른 위상번호의 마스터 클록을 선택하고 또한 목표실린더까지의 나머지 실린더 수로부터 속도제어 패턴의 목표실린더 패턴의 목표 속도를 구한다. 스텝 S10에서 외주가드대역(OGB1)을 검출하기까지 속도제어를 되풀이 한다. 스텝 S10에서 외주 가드 대역(OGB1)이 검출되면 스텝 S11에서 재차 위치의 값을 표시하는 Lpos를 0으로 하는 본래의 리제로 동작을 실행한다. 이로서 리제로 동작이 종료되고 스텝 S12에서 제어모드는 외주가드 대역(OBG1)을 검출한 실린더 번지에 온 트랙하는 파인 제어로 전환된다.

이와 같이 본 발명의 디스크 장치에서는 헤드의 절대위치가 확정되어 있지 않는 제로 동작의 상태에서도 속도 검출에 의거한 다음 헤드 위치의 예측에 따른 속도제어를 확실히 실시할 수 있어, 헤드를 외주 가드대역 영역에 확실히 탐색하여 제로 동작을 정확히 실시할 수가 있다.

[서보계의 자동 조정]

자기 디스크 장치에서 탐색제어의 최적화를 기하기 위해서는 속도제어를 실행하고 있는 코스제어로부터 파인제어로 전환했을 때의 세팅시간(setting time)을 최소한으로 억제하는 것이 소망스럽다. 이 세팅시간을 최소시간으로 억제하는 서보계의 조정방법으로서는 제89도의 위치 오차 절대 적분치를 측정하여 조정치로서의 목표 속도 패턴에서의 가감속의 이득을 결정하는 방법이 있다.

기타의 방법으로서는 제90도에 나타낸 바와 같이 평가함수로서 코스 시간을 최소로 하도록 목표 속도 패턴의 가감속에서의 속도 이득을 조정치 K로 하여 조정하는 조정법이 있다. 제89도에서 평가함수로서 채용하고 있는 위치오차 적분치는 제92a도의 목표속도 패턴, 제 92b도의 탐색전류 및 제92c도의 위치신호와 같이 헤드가 목표 실린더의 0.5실린더 앞의 위치에 달한 후부터 헤드가 코스제어로부터 파인제어로 전호나한 후의 온 트랙 상태로 들어가기 까지의 위치신호의 오차를 적분하여 절대치를 구한 것이다.

제90도에 평가함수로서 채용하고 있는 코스 시간 Tc는 제92c도에 나타낸 바와 같이 속도 제어의 개시도부터 헤드가 목표 실린더의 0.5실린더 앞의 위치에 달하기 까지의 시간이다. 이들 평가 함수로서 사용하는 위치 오차 절대 적분치 △1 및 코스 시간 Tc는 제92a도의 목표속도 패턴에서의 가속시 및 감속시의 속도이득, 예를 들어 가속시에 대해서는 기울기를 표시하는 K1, K2, K3를 전환하므로써 변화한다. 즉 위치 오차 절대 적분치 △I에 대해서는 제89도에 나타낸바와 같이 속도 이득으로서의 조정치 K의 변화에 대해 특성(418)이 되어 특이점(420, 422)의 2개로 평가함수 △I의 최적치가 얻어진다. 또 코스시간 Tc에 대해서는 제90도에 나타낸 바와 같이 조정치 K에 대해 특성(424)이 얻어지며, 이 경우에는 특이점(426)에 의해 평가함수 Tc가 얻어진다.

그러나 제89도의 평가함수로서 위치오차 절대적분치 △I를 사용한 경우에는 평가함수 △I가 최소치가 되어도 코스시간이 너무 길어 져서 전체적으로 탐색 성능이 떨어져서, 반드시 최적한 서보계의 조정상태가 얻어지는 것은 아니다. 제90도의 코스시간 Tc를 평가함수로 한 경우에는 코스시간은 최대로 짧게 할 수 있으나, 헤드가 온 트랙 상태로 들어가기까지의 안정시간이 길어져서 이에 대해서도 전체적인 탐색성능의 최적화는 기대할 수 없다.

따라서 본 발명의 서보계의 안정자동조정에서는 제89도의 위치오차 절대적분치 △I와 제90도의 코스 시간 Tc의 쌍방을 평가함수에 취입하여 속도 이득으로서의 조정치 K의 최적화를 기한다. 구체적으로 말하면 조정치 K로서의 속도 이득을 가감하면서 탐색 동작을 되풀이하여, 위치오차 절대 적분치 △I와 코스시간 Tc를 각 탐색 동작마다 측정한다. 이들 2개의 값을 가산해서 구한 평가함수(△I+Tc)를 평가함수로서 제91도에 나타낸 조정치 K에 대한 특성(428)을 측정한다. 이 특성(428)이 얻어지면 특이점(430)이 평가함수(△I+Tc)를 최소치로 하는 최적조정치로서 구해진다. 특이점(430)의 조정치 K에 제92a도에 나타낸 목표 속도 패턴의 가감속에서의 속도이득을 설정하면 충분하다. 제8도에 나타낸 바와 같이 서보계의 안정자동조정은 제품출하 단계의 최종공정에서 실행된다.

이와 같은 본 발명의 탐색 제어에서의 안정조정에 의해 코스시간과 위치오차 절대적분치를 최소로 하는 최적 조정치를 어　을 수가 있어, 탐색 성능을 대폭적으로 향상할 수 있다. 더구나 안정 자동 조정은 디스크 장치마다 실시하므로 장치고 유의 변동도 흡수한 최적 조정상태를 얻을 수가 있다.

[소거시의 온 트랙 슬라이스치의 확대]

본 발명의 디스크 장치에서는 디스크 콘트롤러 유닛에 의해 패딩 명령을 받으면 지정된 실린더 번지의 임의의 기록으로부터 인덱스를 검출하기까지의 구간을 기입헤드를 사용하여 교류로 소거하고 있다. 판독 동작, 기입 동작과 마찬가지로 패딩처리에서의 소거 동작시에도 온 트랙시의 위치오차가 미리 설정된 온 트랙 슬라이스치보다 크게 되었을 경우에는 오차로 판정하고 있다. 이 오차 판정에 대해 판독동작이나 기입동작에서는 재시행 동작을 실행하게 된다. 그러나 지정된 기록으로부터 인덱스까지를 전부 소거하는 패딩처리에서는 온 트랙 상태에 대한 오차로 인해 오차가 생길 경우에는 패딩 처리를 강제적으로 종료해버린다.

그러므로 패딩처리를 강제로 종료한 이후의 기록 데이터는 소거되지 않는다. 상위의 디스크 콘트롤러 유닛으로는 패딩처리중에 이상 종료한 것을 검출할 수가 없어서 그대로 별도의 처리가 실행된다. 따라서 상위의 디스크 콘트롤러 유닛에서의 데이터의 관리상태의 인식과 실제의 디스크 장치에서의 데이터 상태간에 차이가 생긴다. 예를 들어 동일 실린더내에 같은 번호를 갖는 ID가 존재하는 이상 상태를 일으켜서, 결과적으로 장치 이상으로서 오차에 의해 처리가 종료되어버리는 문제가 있다. 그러므로 본 발명의 디스크 장치에서는 패딩처리중에는 가능한 한 온 트랙 오차에 의한 이상 종료를 회피하기 위하여 판독 동작이나 기입 동작시에 사용하고 있는 온 트랙 슬라이스치를 패딩처리시에 확대하도록 한 것을 특징으로 한다.

제93도는 실린더 번호 1번의 실린더 중심에 데이터 헤드에 설치되어 있는 기입헤드(400) 및 판독 헤드(410)가 온 트랙 되어 있는 상태를 나타낸다. 지금 인접하는 실린더 센터 중심에 대한 트랙 피치 TP를 예를 들어 7.5㎛라 하면 기입 헤드(400)의 코어 폭 W1은 TP값보다 작은 6㎛가 된다. MR헤드를 사용한 판독헤드(410)의 코어폭 W3는 W1의 절반인 3㎛정도가 된다. 패딩처리에서는 기입 헤드(400)에 의해 실린더 기록 데이터를 교류소거한다. 인접하는 실린더에 설치되어 있는 판독 헤드 판독영역을 소거하지 않은한 소거하는 범위는 트랙 중심으로부터 편이하여도 상관이 없다. 즉 패딩처리시 기입 헤드(400)는 도시하는 바와 같이 ±W_S2의 범위내에 수용되어 있다. 여기에서 ±W_S2=±3㎛가 된다.

제94도는 본 발명의 디스크 장치에서의 판독/기입 동작시의 온 트랙 슬라이스치 ±W_S1와 제93도에 의하여 정한 패딩시의 온 트랙슬라이스치 ±W_S2를 나타낸다. 판독 또는 기입시의 온 트랙 슬라이스치 ±W_S1은 통상 ±1㎛정도이다. 한편 본 발명에 의한 패딩시의 온 트랙 슬라이스치 ±W_S2는 최대로 3㎛까지 확대할 수가 있다. 예를 들어 ±2㎛로 하면 좋다.

제95도의 플로차트는 본 발명의 디스크 장치에서의 패딩처리에 관한 것이다. 이 패딩처리는 우선 스텝 S1에서 상위의 디스크 콘트롤러 유닛에 의해 지정된 목표 실린더에 헤드를 탐색한다. 스텝 S2에서 헤드가 목표 실린더의 0.5실린더앞의 위치에 달했을 때 스텝 S3에 진행하여 제어모드를 파인 제어로 전환한다. 이 파인 제어에서는 통상의 판독 또는 기입시에 사용하고 있는 온 트랙 슬라이스치 ±W_S1을 사용하여 온 트랙 상태를 감시한다. 헤드 위치가 목표 실린더 ±W_S1의 범위에 들어가면 온 트랙 검출 신호를 고 레벨로 올린다. 이것이 스텝 S4에서 판별되어 제어모드는 탐색제어로부터 온 트랙 제어로 전환된다. 제어모드가 온 트랙 제어로 전환되면 스텝 S5에서 통상의 온 트랙 슬라이스치는 확대된 패딩용의 온트랙 슬라이스치 ±W_S2로 전환된다. 스텝 S6에서 지정된 해도(decodin)으로부터 인덱스를 검출하기 까지의 소거동작을 실시한다. 소거 동작중에는 스텝 S7에서 확대한 온 트랙 슬라이스치 ±W_S2를 헤드 위치 신호가 넘는 가의 여부를 체크한다. YES이면 스텝 S10에서 이상종료가 된다. 그러나 본 발명에서는 통상의 판독/기입치보다 충분히 크게 온 트랙 슬라이스치를 확대하고 있기 때문에 온 트랙 이상이 되어 이상 종료하는 일은 거의 일어나지 않으며, 스텝 S8에서 소거 동작을 정상적으로 종료할 수가 있다.

소거 동작이 종료하면 스텝 S9에서 다시 온 트랙 슬라이스치를 원래의 ±W_S1으로 복귀하고, 주처리로 되돌아 온다. 이와 같이 패딩 동작중에는 통상의 온 트랙 슬라이스치보다 큰 확대한 온 트랙 슬라이스치를 사용하므로써 패딩처리가 도중에서 이상 종료해 버리는 사태를 최소한으로 억제할 수 있다.

[기타]

상기 실시예에서는 제10도에 나타낸 바와 같이 제로 크로스 검출 회로(112)를 위상 서보 패턴의 판독 신호용으로 사용하고 피크 검출 회로(100)를 다른 판독 신호용으로 사용한 경우에 관해 도시하고 설명하였다. 한편 본 발명의 변형으로서 서보 프레임의 모든 판독 신호에 대해서는 피크 펄스 검출 회로를 사용할 수도 있다. 구체적으로 말하면 제로 크로스 검출 회로(112)를 생략하고 선택회로(116)를 통하여 서보헤드(18)와 판독헤드(410)를 피크 검출회로(100)에 접속하고 피크 검출회로(100)의 출력을 가변지연회로(114)에 입력한다.

이 경우에는 서보 프레임의 트레이닝 영역, 인덱스 가드 대역 영역, 마커 영역, 및 서보 영역의 모든 판독 신호의 피크 타이밍의 검출로 판독 펄스가 생성된다. 이 경우의 시프터(108) 및 가변 지연회로(114)에 의한 듀티비 50%로의 조정은 회로 지연에 기인한 이상(移相, phase shift)을 보증하게 된다.

반면에 본 발명의 다른 변형으로서 피크 검출회로(100)를 제로 크로스 검출 회로 대신에 치환하여도 좋다 이 경우에는 서보 프레임의 트레이닝 영역, 인덱스 가드 대역 영역, 마커 영역, 및 서보 영역의 모든 판독 신호의 제로 크로스 타이밍의 검출로 판독펄스가 생성된다.

구체적으로 말하면 피크 검출 회로(100)를 생략하고 선택회로(116)를 통하여 서보헤드(18)와 판독 헤드(410)를 제로 크로스 검출회로(112)에 접속하고 제로 크로스 검출회로(112)의 출력은 PLL회로(102), 마커 검출회로(104), 가드 대역 인덱스 검출회로(105), 그리고 가변 지연회로(114)에 입력한다. 이 경우에는 시프터(108) 및 가변 지연 회로(114)에 의한 듀티비 50%로의 조정은 회로 지연에 기인한 이상을 보증하게 된다.

본 발명의 디스크 장치는 상기의 실시예에 한정되지 않으며 실시예에 기재한 범위내에서 여러 가지 조합이나 변형이 가능하다. 또한 본 발명은 실시예에 나타낸 수치에 한정을 받지 않는다.

Claims (52)

1. 복수의 실린더를 1단위로 하여 각 실린더의 원주 방향으로 배치한 복수의 서보 프레임의 각각에 하나의 위상 변화를 갖는 서보 정보와 역의 위상 변화를 갖는 서보 정보를 기록한 서보 영역을 마련하고, 또한 상기 서보 영역의 회전방향 전방위치에 타이밍 정보를 기록한 트레이닝 영역 및 상기 서보 영역을 확정하는 마커 정보를 기록한 마커 영역을 마련한 서보면을 갖는 디스크 매체와; 상기 디스크 매체의 반경 방향으로 이동하여 상기 서보면의 기록정보를 판독하는 서보헤드와; 상기 서보 헤드에 의한 상기 서보 프레임의 판독 신호를 검출하여 판독 펄스를 출력하는 판독 펄스 검출 회로부와; 상기 판독 펄스 회로부에 의해 상기 트레이닝 영역의 판독으로 얻어진 타이밍 신호의 판독 펄스에 위상동기(plase locked)한 기준 클록을 발생하는 클록 발생회로부와; 상기 클록 발생 회로부의 기준 클록의 기준 위상과 다른 위상을 갖는 복수의 마스터 클록을 생성하여 상기 서보헤드가 온 트랙하는 목표 실린더에 대응한 위상의 마스터 클록을 선택하여 출력하는 마스터 클록 작성회로부와; 상기 마스터 클록 작성 회로부가 출력하는 마스터 클록의 기준 위상으로부터 상기 판독 펄스 검출회로부에 의한 상기 서보정보의 검출 타이밍까지의 범위의 위상차에 대응한 듀티비를 갖는 듀티 펄스를 발생하는 듀티 펄스 작성회로부와; 상기 듀티 펄스 작성회로부로 부터의 듀티 펄스를 적분하여 상기 서보헤드의 위치를 표시하는 위치신호를 발생하는 적분회로부와; 전원 투입 직후의 초기화처리에서 특정의 목표실린더에 대한 상기 서보헤드의 온 트랙 상태에서 상기 듀티 펄스의 듀티비를 측정하는 듀티 측정회로부와; 상기 듀티측정회로부의 측정결과에 의거해서 상기 듀티 펄스의 듀티비를 목표 실린더의 온 트랙상태에서 50%로 유지하는 조정상태를 생성하는 듀티 조정회로부를 갖춘 디스크 장치.
2. 제1항에 있어서, 상기 서보면의 서보영역을 4필드로 분할하여 상기 4필드 중의 제1 및 제4 필드에 하나의 위상 변화를 갖는 서보 정보를 기록함과 동시에 제2 및 제3 필드에 역의 위상 변화를 갖는 서보정보를 기록하는 디스크 장치.
3. 제1항에 있어서, 상기 판독 펄스 검출회로부는 상기 서보헤드에 의한 상기 트레이닝 영역 및 마커영역의 판독 신호의 피크 타이밍을 검출하여 피크 검출 펄스를 출력하는 피크 검출회로부와; 상기 서보 헤드에 의한 상기 서보 영역의 판독신호의 제로 크로스 타이밍을 검출하여 제로 크로스 검출 펄스를 출력하는 제로 크로스 검출회로부를 갖춘 디스크 장치.
4. 제1항에 있어서, 상기 판독 검출 회로부는 상기 서보헤드에 의한 상기 트레이닝 영역, 상기 마커 영역 및 상기 서보 영역의 판독 신호의 제로크로스 타이밍을 검출하여 판독 펄스를 출력하는 제로크로스 검출회로부를 갖춘 디스크 장치.
5. 제3항 또는 제4항에 있어서, 상기 제로 크로스 검출 회로부의 앞 단계에 저역필터 수단을 설치한 디스크 장치.
6. 제1항에 있어서, 상기 판독 펄스 검출 회로부는 상기 서보 헤드에 의한 상기 트레이닝 영역, 상기 마커 영역, 및 상기 서보 영역의 판독 신호의 피크 타이밍을 검출하여 판독 펄스를 출력하는 피크 검출 회로부를 갖춘 디스크 장치.
7. 제1항에 있어서, 상기 듀티 측정회로부는 상기 서보정보의 상기 제1 및 제4필드에 대응한 상기 듀티 펄스의 부분을 상기 적분회로부에 의해 그대로 적분하고 서보 정보의 상기 제2 및 제3 필드에 대응한 듀티 펄스의 부분을 반전하여 상기 적분회로부에 의해 적분함으로써 듀티비를 표시하는 적분신호를 얻는 디스크 장치.
8. 제1항에 있어서, 상기 듀티 조정회로부는 상기 마스터 클록의 기준위상을 지연시켜 듀티비를 저하시키는 제1지연회로부와; 상기 서보 정보의 판독 펄승의 검출 타이밍을 지연시켜 듀티비를 증가시키는 제2지연회로부를 갖춘 디스크 장치.
9. 제8항에 있어서, 상기 제1 지연회로부는 상기 마스터 클록의 1주기내에서 상기 기준 클록으로 정해지는 소정시간마다 단계적으로 지연시키는 스프트 회로를 갖추고, 이 시프트 회로의 어느 하나의 시프트 단계 출력을 선택하여 상기 마스터 클록에 희망하는 지연량을 주는 디스크 장치.
10. 제8항에 있어서, 상기 제2 지연회로부는 지연량이 정해진 복수의 지연소자를 갖추고, 상기 복수의 지연소자를 직렬로 선택 접속하여 상기 서보 정보의 판독 펄스에 희망하는 지연량을 주는 디스크 장치.
11. 제1항에 있어서, 상기 디스크 매체는 또한 데이터 영역을 가지며, 특정 실린더의 원주방향으로 배치한 복수의 서보 프레임을 상기 데이터면에 마련하고, 하나의 위상변화를 갖는 서보 정보를 기록하고 역의 위상 변화를 갖는 서보 정보를 기록하는 서보 영역을 상기 서보 프레임에 마련하고; 또한 서보 헤드의 판독 신호와 데이터면의 서보 정보의 판독 신호를 데이터 헤드로 전환하여 전환된 판독신호를 상기 판독 검출회로부에 입력하는 전환회로부를 갖추고; 상기 듀티 측정회로부는 상기 데이터면의 서보 정보로부터 얻은 듀티 펄스의 듀티비를 측정하고; 상기 듀티 조정 회로부는 데이터면의 서보정보로부터 얻은 듀티 펄스의 듀티비를 목표 실린더의 온트랙 상태에서 50%로 유지하는 조정상태를 생성하는 디스크 장치.
12. 제11항에 있어서, 상기 데이터 면의 서보 영역을 4필드로 분할하고 상기 4필드 중의 제1 및 제4 필드에 하나의 위상 변화를 갖는 서보 정보와 제2 및 제3 필드에 역의 위상변화를 갖는 서보 정보를 기록하는 디스크 장치.
13. 제1항에 있어서, 전원 투입후의 초기화 단계에서 상기 서보 헤드를 서보면의 임의의 목표 실린더위치에 위치되도록하는 온 트랙 상태에 상당하는 듀티 펄스를 상기 적분회로부에 공급하여 적분오차를 측정하는 적분오차 측정회로부와; 초기화 처리 종료후에 상기 적분회로로 부터 얻어진 위치 신호를 상기 적분 오차로 보정하여 정확한 위치 신호를 구하는 적분오차 보정회로부를 더 갖춘 디스크 장치.
14. 제13항에 있어서, 상기 적분 오차 측정회로부는 상기 서보 정보의 제1~제4필드가 모두 듀티비 50%가 되는 듀티 펄스를 발생시키도록 상기 듀티 펄스 작성회로부에 서보 정보의 의사적인 판독 펄스를 공급하는 의사 펄스 발생회로부를 갖춘 디스크 장치.
15. 제1항에 있어서, 상기 서보 헤드를 상기 서보면의 임의의 목표 실린더에 위치되도록하는 온 트랙상태에 상당하는 듀티 펄스의 발생으로부터 한 방향으로 헤드를 1실린더 이동한 것과 동등한 듀티펄스의 발생과 역방향으로 1실린더 이동한 것과 동등한 듀티 펄스의 발생으로 전환하여 상기 적분회로부로 하여금 각각의 위치 변화를 측정하는 측정회로부와 ; 상기 측정회로부의 측정결과에 의거해서 1실린더당의 위치 변화량을 실린더 이득으로서 검출하는 실린더 이득 검출회로부를 더 갖춘 디스크 장치.
16. 제15항에 있어서, 상기 측정회로부는 상기 서보 정보의 제1~제4 필드에서 모두 듀티비 50%가 되는 듀티 펄스를 제1~제4 필드에서 듀티비가 25%, 75%, 75%, 25%로 변화하는 듀티 펄스를 또는 제1~제4필드에서 듀티비가 75%, 25%, 25%, 75%로 변화하는 듀티 펄스의 어는 것인가를 발생하도록 상기 마스터 클록 작성회로부에 상기 서보정보의 의사적인 판독 펄스를 공급하는 의사 펄스 발생회로부를 갖춘 디스크 장치.
17. 제1항에 있어서, 샘플링 주기마다 얻어진 헤드 위치의 차에 의거해서 탐색시의 헤드 이동 속도를 검출하는 속도 검출 회로부와 ; 상기 샘플링 주기마다 다음의 샘플링 시점에서의 헤드 위치를 예측하여 상기 클록 발생회로부로 하여금 상기 위치 예측으로 얻어진 목표 실린더에 대응한 위상의 마스터 클록을 선택시키도록 하는 위치 예측 회로부를 더 갖춘 디스크 장치.
18. 제17항에 있어서, 상기 위치 예측 회로부는 헤드 이동속도에 따라 상기 서보 영역의 제1~제4 필드의 각각에 대해 목표 실린더를 전환하여 대응하는 위상의 마스터 클록을 선택하는 디스크 장치.
19. 제18항에 있어서, 상기 위치 예측 회로부는 헤드 이동 속도가 높을수록 제1~제4 필드에서의 실린더 전환 단계수와 상기 실린더 전환 마다의 목표 실린더의 변화수를 증가시키는 디스크 장치.
20. 제18항에 있어서, 상기 샘플링 주기마다의 이동 실린더수로 정의되는 헤드 이동 속도가 서보 정보의 반복 실린더 수 이내인 경우에는 상기 위치 예측 회로부는 제1~제4 필드에서 목표 실린더를 전환하지않고 대응하는 위상의 마스터 클록을 고정적으로 선택하는 디스크 장치.
21. 제18항에 있어서, 서보 정보의 반복 실린더수가 4실린더의 경우에는 상기 위치 예측회로부는 상기 헤드 이동 속도가 -4실린더~+4실린더의 범위 내일때 제1~제4필드에서 목표 실린더를 전환하지 않고 중심 실린더가 되는 목표 실린더에 대응하는 위상의 마스터 클록을 선택하는 디스크 장치.
22. 제18항에 있어서, 상기 샘플링주기의 이동실린더 수로 정의되는 상기 헤드 이동 속도가 서보 정보의 반복 실린더수를 넘는 경우에는 상기 위치예측회로부는 제1 및 제2 필드와 제3 및 제4필드로 나누어 목표 실린더를 2단계로 전환하여 상기 전환에 대응하는 위상의 마스터 클록을 선택하는 디스크 장치.
23. 제22항에 있어서, 서보 정보의 반복 실린더수가 4실린더인 경우에는 상기 위치 예측회로부는 상기 헤드 이동속도가 -2 실린더 ~ +6실린더의 범위내일때 제1 및 제2 필드에서 중심실린더 보다 1실린더 적은 목표 실린더로 전환하고, 또 제3 및 제4 필드에서 중심 실린더보다 1실린더 많은 목표 실린더로 전환하여 각각 대응하는 위상의 마스터 클록을 선택하는 디스크 장치.
24. 제18항에 있어서, 샘플링 주기의 이동 실린더수로 정의되는 상기 헤드 이동 속도가 서보 정보의 반복 실린더수를 넘는 경우에는 상기 위치 예측 회로부는 목표 실린더를 4단계로 전환하여 제1~제4필드에 대하여 대응하는 위상의 마스터 클록을 분리하여 선택하는 디스크 장치.
25. 제24항에 있어서, 상기 위치 예측 회로부는 목표 실린더를 1실린더 단위로 4단계로 전환하여 제1~제4 필드에 대하여 대응하는 위상의 마스터 클록이 선택되도록 하는 디스크 장치.
26. 제24항에 있어서, 서보 정보의 반복 실린더가 4실린더의 경우에는 상기 위치 예측 회로부는 상기 헤드 이동 속도가 -1실린더~+7실린더 범위내일때 목표 실린더를 제1 필드에서 중심 실린더보다 2실린더 적은 목표 실린더로 전환하고, 제2 필드에서 중심 실린더보다 1실린더 적은 목표 실린더로 전환하고, 제3필드에서 중심 실린더보다 1실린더 많은 목표 실린더로 전환하고, 또한 제4 필드에서 중심 실린더보다 2실린더 많은 목표실린더로 전환하여 각각 대응하는 위상의 마스터 클록을 선택하는 디스크 장치.
27. 제24항에 있어서, 상기 위치 예측 회로부는 목표 실린더를 복수 실린더 단위로 4단계로 전환하여 제1~제4 필드의 각각에 대하여 대응하는 위상의 마스터 클록을 선택하는 디스크 장치.
28. 제27항에 있어서, 서보 정보의 반복실린더수가 4실린더의 경우에는 상기 위치 예측 회로부는 상기 헤드 이동 속도가 +4실린더~+10실린더 범위내일때 목표 실린더를 제1필드에서 중심실린더보다 3실린더 적은 목표 실린더로 전환하고, 제2 필드에서중심 실린더보다 1실린더 적은 목표 실린더로 전환하고, 제3 필드에서 중심 실린더보다 1실린더 많은 목표 실린더로 전환하고, 제4 필드에서 중심 실린더보다 3실린더 많은 목표 실린더로 전환하여 각각 대응하는 위상의 마스터 클록을 선택하는 디스크 장치.
29. 제17항 또는 제28항에 있어서, 상기 위치 예측 회로부는 헤드 이동의 가속도를 검출하여 다음 샘플링시점의 헤드 위치를 예측하는 디스크 장치.
30. 제17항 또는 제28항에 있어서, 상기 위치 예측 회로부는 헤드 구동 전류에 의거한 헤드가속도에 의존하여 이동 실린더 수를 얻어서 이 이동 실린더 수를 현재 위치에 가산하여 예측 위치를 산출하는 디스크 장치.
31. 제1항에 있어서, 상기 서보면과 일체가 되어 회전하는 디스크 매체의 데이터면과; 디스크 매체의 반경 방향으로 상기 서보헤드와 일체가 되어 이동하여 상기 데이터 면의 기록 정보를 판독하는 데이터 헤드와 ; 데이터면의 특정 실린더의 원주방향으로 배치한 복수의 서보 프레임의 각각에 하나의 위상 변화를 갖는 서보 정보를 기록함과 동시에 역의 위상 변화를 갖는 서보 정보를 기록하여 서보 영역을 형성하는 데이터면 서보 기입 회로부를 더 갖춘 디스크 장치.
32. 제31항에 있어서, 상기 데이터면 서보 기입회로부는 데이터면의 서보 영역을 4필드로 분할하고 상기 4필드중의 제1 및 제4 필드에 하나의 위상 변화를 갖는 서보 정보를 기록함과 동시에 제2 및 제3 필드에 역의 위상 변화를 갖는 서보 정보를 기록하는 디스크 장치.
33. 제32항에 있어서, 상기 서보면에 기록한 서보 정보의 반복 실린더수를 N으로 하였을 경우에는 상기 데이터면 서보 기입회로부는 기준 클록을 1/N으로 분주하고, 상기 기준클록에 대해(1/4N)주기 분씩 위상을 다르게 한 (4N)종류의 기입 펄스를 발생하고, 상기 기입 펄스로부터 기입 실린더에 의해 특정되는 소정의 위상의 기입 펄스를 선택하여 이 선택한 기입 펄스를 상기 데이터면의 서보 영역에 서보 정보로서 기입하는 디스크 장치.
34. 제32항에 있어서, 상기 데이터면 서보 기입회로부는 상기 기준 클록 발생회로부의 기준 클록의 상승구간에 동기한(2N) 위상분의 우수 위상 번호를 갖는 기입 펄스를 발생함과 동시에 기준 클록의 하강구간에 동기하여 나머지(2N)위상분의 기수 위상번호를 갖는 기입 펄스를 발생하는 디스크 장치.
35. 제34항에 있어서, 서보면에 기록한 서보 정보의 반복 실린더 수를 4실린더로 하였을 경우에는 상기 데이터면 서보 기입회로부는 기준클록을 1/4로 분주하고, 기준 클록의 상승 구간에 동기하여 8위상분의 기입 펄스를 발생함과 동시에 기준 클록의 하강구간에 동기하여 나머지 8위상분의 기입펄스를 발생하는 디스크 장치.
36. 제32항에 있어서, 상기 데이터면 서보 기입회로부는 데이터면에 서보면의 서보 정보와 동일 실린더 피치로 서보 정보를 기록하고 또한 제1 및 제4 필드의 서보 정보와 제2 및 제3 필드의 위상정보와 각각을 소정 실린더 피치만큼 편이시켜서 기입하는 디스크 장치.
37. 제36항에 있어서, 서보면에 0.5실린더 피치로 서보 정보를 기록하고 있는 경우에는 상기 데이터면 서보 기입회로부는 데이터 면에 서보면과 같은 0.5실린더 피치로 서보 정보를 기입하고 또한 제1 및 제4 필드의 서보 정보와 제2 및 제3 필드의 위상정보의 각각을 0.25실린더 피치만큼 편이시켜서 기입하는 디스크 장치.
38. 제32항에 있어서, 상기 데이터면 서보 기입회로부는 기입목표 실린더를 중심으로한 소정 오프 트랙에서 서보 정보를 기입하는 디스크 장치.
39. 제32항에 있어서, 상기 데이터면 서보 기입회로부는 데이터면의 사용자 영역을 벗어난 외주 실린더에 데이터면의 오프트랙측정에 사용하는 서보 정보를 기입하는 디스크 장치.
40. 제32항에 있어서, 상기 데이터면 서보 기입회로부는 데이터면의 사용자 영역을 벗어난 외주 실린더 및 내주 실린더의 각각에 헤드 구동 기구의 요각 오프센의 측정에 사용하는 서보 정보를 기입하는 디스크 장치.
41. 제40항에 있어서, 전원 투입 직후의 초기화 처리시에 기입헤드와 판독 헤드를 일체로 하여 갖춘 데이터 헤드를 서보면의 서보 정보에 의거해서 상기 데이터 면의 외주 실린더 및 내주 실린더의 각각에 위치 결정하여 헤드암의 회도에 수반하는 상기 판독 헤드의 요각 오프셋을 측정하는 요각 오프셋 측정회로부와 ; 상기 요각 오프셋 측정회로부로 측정한 내주 및 외주의 각 요각 오프셋의 보간 계산에 의해 각 실린더 위치에서의 요각 오프셋을 구하고 실린더 번지를 인덱스로 한 보정테이블을 작성하는 데이블 작성 회로부를 더 갖춘 디스크 장치.
42. 제41항에 있어서, 상기 보정 테이블 작성회로부는 소정의 실린더수 단위로 요각 오프셋을 저장한 보정테이블을 작성하는 디스크 장치.
43. 제41항에 있어서, 데이터 면의 판독시에 상기 보정 테이블의 요각 오프셋을 판독하여 헤드위치를 보정하는 요각 오프셋 보정 회로부를 더 갖춘 디스크 장치.
44. 제43항에 있어서, 상기 요각 오프셋 보정회로부는 데이터면의 판독오차 발생시에 요각 오프셋을 보정하여 재시행동작을 실시하는 디스크 장치.
45. 제1항에 있어서, 데이터면의 사용자 영역을 벗어난 특정 실린더에 서보 정보를 사용하여 데이터를 기입하는 데이터 기입회로부와; 상기 데이터 기입 회로부로 기입한 위상 서보 정보를 판독하여 데이터를 복원하는 데이터 판독 회로부를 더 갖춘 디스크 장치.
46. 제45항에 있어서, 상기 데이터 기입 회로부는 기입 데이터 비트 0및 1에 대응하여 제1 및 제4 필드의 듀티비와 제2 및 제3 필드의 듀티비가 다른 듀티 펄스를 사용하여 위상 서보 정보를 기입하는 디스크 장치.
47. 제46항에 있어서, 상기 데이터 기입 회로부는 제1~제4필드의 듀티비가 25%, 75%, 75%, 25%인 듀티펄스와 제1~제4필드의 듀티비가 75%, 25%, 25%, 75%인 듀티 펄스의 2종류를 사용하여 기입 데이터비트 0 및 1에 대응하는 상기 위상 서보 정보를 기입하는 디스크 장치.
48. 제45항에 있어서, 상기 데이터 판독 회로부는 상기 데이터면의 서보정보의 판독 신호를 상기 마스터 클록 작성 회로부에 공급하여 듀티 펄스를 발생하고 또한 상기 적분회로부에 의해 듀티 펄스를 적분하여 얻은 신호로부터 데이터 비트 0 또는 1을 복원하는 디스크 장치.
49. 제1항에 있어서, 서보 제어시의 헤드 구동 데이터를 아날로그 신호로 변환하는 D/A변환 수단과 ; 상기 D/A변환수단의 입력 데이터의 중심치에 대응하는 변환 출력의 중심치를 설정하는 참조 전압을 발생하는 참조전압 발생회로부와; 상기 참조 전압에 대한 상기 D/A변환수단의 변환신호의 극성과 크기에 따라 헤드 구동부에 구동전류를 공급하는 구동회로부와; 전원 투입 직후의 초기화 처리시에 상기 A/D변환 수단에 대한 헤드 구동데이터를 상기 입력 중심치로부터 변화시켜서 상기 변환신호가 상기 참조전압에 일치하기 까지의 오차를 측정하는 중심 오차 측정회로부와; 상기 초기화 처리후에 상기 D/A변환수단에 대한 헤드 구동 데이터를 상기 중심오차를 제거할 수 있도록 보정하는 중심 오차 보정회로부를 더 갖춘 디스크 장치.
50. 제1항에 있어서, 탐색 동작에서 제어모드를 코스 제어로부터 파인제어로 전환하기까지의 코스 시간을 속도제어 사용하는 목표 속도 패턴의 가감속을 정하는 이득을 조정치로 하여 가변하면서 측정하는 코스시간 측정회로부와; 탐색 동작에서 제어모드를 파인 제어로 전환하고 나서 온 트랙하기까지의 위치오차의 절대 적분치를 속도제어에 사용하는 목표 속도 패턴의 가감속을 정하는 이득을 조정치로 하여 가변하면서 측정하는 적분 측정 회로부와; 상기 측정회로부에 의해 얻어진 코스 시간과 위치 오차의 절대 적분치의 합을 평가함수로하여 최소치가 되는 조정치를 최적치로서 검출하여 서보계를 자동 조정하는 조정회로부를 더 갖춘 디스크 장치.
51. 제1항에 있어서, 데이터면에 기록된 정보의 소거시에 헤드의 온 트랙 상태를 판정하는 온 트랙 슬라이스치를 판독 및 기입시의 온 트랙 슬라이스치보다 크게 확대한 값으로 변경하는 수단을 더 갖춘 디스크 장치.
52. 제1항에 있어서, 상기 마커 영역과 상기 서보영역 사이에 인덱스 정보와 가드 대역 정보를 동시에 복수조 기록한 인덱스 가드 대역 영역을 마련하고 상기 복수조의 인덱스 정보와 가드 대역 정보의 판독결과의 다수결에 의해 각 정보를 검출하는 검출회로부를 더 갖춘 디스크 장치.