KR20000021391A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 셀영역과 주변회로영역의 트랜지스터 형성공정을 단순화 하기 위하여 주변회로영역의 NMOS 트랜지스터의 고농도 도핑부에 붕소이온을 할로경사이온주입한 다음 As 이온을 추가로 주입한 다음 급속열처리(RTA annealing)하여 붕소이온을 채널 방향으로 확산시켜 N+ 포켓을 만들어 단채널효과를 개선하고 PMOS 트랜지스터 역시 인이온을 고농도 도핑지역에 할로경사이온주입한 다음 계속해서 BF2이온을 추가로 이온주입한 후 확산시켜 단채널효과 개선 및 전류구동능력을 향상시키므로서 소자제조공정의 단순화와 신뢰성 향상을 도모하는 반도체장치의 트랜지스터 제조방법에 관한 것이다.
본 발명은 제 1 도전형의 제 1 주변회로영역과 제 2 도전형의 제 2 주변회로영역 그리고 셀영역이 각각 격리되어 있는 반도체기판상의 소정부위에 게이트절연막/게이트/캡절연층으로 이루어진 복수개의 게이트패턴을 형성하는 단계와, 게이트패턴을 포함하는 상기 기판의 전면에 제 2 도전형 불순물 이온주입을 저농도로 실시하는 단계와, 복수개의 게이트패턴 측면에 절연물질로 측벽을 형성하는 단계와, 제 1 주변회로영역만을 노출시키는 제 1 이온주입마스크를 기판 위에 형성하는 단계와, 제 1 도전형 불순물 이온주입을 기판에 소정의 경사각을 갖게 하여 실시하는 단계와, 제 2 도전형 불순물 이온주입을 기판의 전면에 실시하는 단계와, 기판에 주입된 불순물이온을 확산시키는 단계와, 제 1 이온주입마스크를 제거하는 단계와, 제 2 주변회로영역만을 노출시키는 제 2 이온주입마스크를 기판에 형성하는 단계와, 제 2 도전형 불순물 이온주입을 기판에 소정의 경사각을 갖게 하여 실시하는 단계와, 제 1 도전형 불순물 이온주입을 기판의 전면에 실시하는 단계와, 제 2 이온주입마스크를 제거하는 단계와, 기판에 매몰된 불순물 이온을 확산시키는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 셀영역과 주변회로영역의 트랜지스터 형성공정을 단순화 하기 위하여 주변회로영역의 NMOS 트랜지스터의 고농도 도핑부에 붕소이온을 할로경사이온주입한 다음 As 이온을 추가로 주입한 다음 급속열처리(RTA annealing)하여 붕소이온을 채널 방향으로 확산시켜 N+ 포켓을 만들어 단채널효과를 개선하고 PMOS 트랜지스터 역시 인이온을 고농도 도핑지역에 할로경사이온주입한 다음 계속해서 BF2이온을 추가로 이온주입한 후 확산시켜 단채널효과 개선 및 전류구동능력을 향상시키므로서 소자제조공정의 단순화와 신뢰성 향상을 도모하는 반도체장치의 트랜지스터 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 상기 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 드레쉬홀드전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain) 등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다.
그리고, 채널의 길이가 짧아짐에 따른 펀치-스루 현상을 방지하기 위하여 게이트 형성 후 엘디디 형성전에 기판의 활성영역의 농도를 높이기 위하여 소스/드레인 형성용 불순물 이온과 반대 타입의 할로이온주입을 실시한다.
소자의 고집적도가 요구됨에 따라 종래 엘디디 방식의 소스/드레인 형성방법 역시 쇼트채널효과로 인하여 그 한계에 이르게 되었다. 이 문제를 해결하기 위하여 할로 엘디디방식을 도입하고 있다.
종래의 에이치엘디디 방식의 MISFET(Metal Insulated Semiconductor Field Effect Transistor) 소자 형성 방법은 다음과 같다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 트랜지스터 제조공정 단면도이다.
도 1a를 참조하면, 반도체기판(1) 표면의 소정 부분에 STI(Shallow Trench Isolation) 등의 통상적인 선택산화방법에 의해 필드산화막(도시 안함))을 형성하여 소자의 활성영역 및 필드영역을 한정한다.
그 다음, 반도체기판(1)의 표면을 열산화하여 게이트산화막(2)을 형성한다.
게이트산화막(2)의 상부에 도핑된 다결정실리콘층(3)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 다음 다시 그 위에 게이트금속층(4)과 캡핑용 질화막(5)을 차례로 증착하여 형성한다. 이때 질화막 대신 에이치엘디(high temperature low pressure dielectric)를 이용할 수 있다.
그리고, 포토리쏘그래피(photolithography) 방법으로 패터닝하여 즉 질화막(6)과 게이트금속층(5) 그리고 다결정실리콘층(4) 및 게이트산화막(3)의 일부를 제거하여 폴리사이드 구조의 게이트(3, 4)들을 한정한다.
이때, 기판(1)은 P 웰을 갖는 NMOS 트래지스터가 형성되는 제 1 주변회로영역(P1), N 웰을 갖는 PMOS 트랜지스터가 형성되는 제 2 주변회로영역(P2) 그리고 셀영역(C1) 등으로 구분된다.
그리고, 포토레지스트를 이용한 마스킹공정을 실시하여 제 2 주변회로영역(P2)과 셀영역(C1)을 덮는 제 1 포토레지스트패턴(6)을 형성한 다음, 이로 부터 보호되지 아니하는 부위인 제 1 주변회로영역(P1)에 대하여 채널의 길이가 짧아짐에 따른 펀치-스루 현상을 방지하기 위한 기판의 활성영역의 농도를 높이기 위하여 소스/드레인 형성용 불순물 이온과 반대 타입의 할로이온주입(100)을 30 도의 경사를 갖게 실시한다.
따라서, 이 경우에는 붕소이온주입을 실시하며 결국 제 1 주변회로영역(P1)에 형성된 게이트 하단 모서리 부위의 기판의 불순물 농도를 높인다. 이러한 할로 이온주입은 소스/드레인 형성용 이온과 반대 타입의 이온으로서 p 채널인 경우에는 B+ 또는 BF2+ 이온을 사용하고, n 채널인 경우에는 P+ 혹은 As+ 이온을 5E14 ions/㎠ 이하의 농도로 기판에 약 30 도의 경사를 갖도록 비스듬히 실시한다.
그 다음 제 1 포토레지스트패턴(6)을 그대로 이용한 반도체기판(1)의 노출된 부분에 p 채널인 경우에는 P+ 혹은 As+ 이온을 사용한 엘디디 이온주입(101)을 제 1 주변회로영역(P1)에 실시한다.
도 1b를 참조하면, 제 1 포토레지스트패턴을 제거한 다음 셀영역(C1)을 노출시키는 제 2 포토레지스트패턴(7)을 기판(1) 위에 형성한 후, 셀영역(C1)에 형성되는 트랜지스터의 소스/드레인 형성용 이온주입(102)을 노출된 기판의 전면에 실시하여 불순물매몰층(도시안함)을 형성한다.
도 1c를 참조하면, 제 2 포토레지스트패턴을 제거한 다음, 다시 기판 위에 제 2 주변회로영역(P2)을 노출시키는 제 3 포토레지스트패턴(8,9)을 형성한다. 이때 노출된 부위는 PMOS 소자가 형성될 부위로서 n 웰 형성지역이다. 따라서, 채널의 길이가 짧아짐에 따른 펀치-스루 현상을 방지하기 위한 기판의 활성영역의 농도를 높이기 위하여 소스/드레인 형성용 불순물 이온과 반대 타입의 할로이온주입(103)을 30 도의 경사를 갖게 실시한다. 즉, P+ 혹은 As+를 5E14 ions/㎠ 이하의 농도로 기판에 약 30 도의 경사를 갖도록 비스듬히 실시한다.
그리고, 제 2 주변회로영역(P2)에 형성될 PMOS 소자의 소스/드레인을 형성하기 위한 이온주입(104)을 B+ 또는 BF2+ 이온을 사용하여 기판의 노출된 부위에 실시한다.
도 1d를 참조하면, 제 3 포토레지스트패턴을 제거한 다음, 이와 같은 게이트(3,4) 패턴등이 형성된 기판(1)의 전면에 질화막 또는 산화막을 증착한 다음 이를 에치백하여 게이트측벽(10, 11)을 형성한다.
그리고, 제 1 주변회로영역(P1)을 노출시키는 제 4 포토레지스트패턴(12)을 기판 위에 형성한 후, NMOS 소자의 소스/드레인을 형성하기 위한 이온주입(105)을 1E17 ions/㎠ 이하의 농도로 P+ 혹은 As+ 이온을 사용하여 기판의 노출 부위에 실시한다.
도 1e를 참조하면, 제 4 포토레지스트패턴을 제거한 다음, 제 3 포토레지스트패턴과 동일한 부위를 정의하는 제 5 포토레지스트패턴(13, 14)을 기판 위에 형성한다.
그리고, PMOS 소자의 소스/드레인을 형성하기 위한 이온주입(106)을 1E17 ions/㎠ 이하의 농도로 B+ 또는 BF2+ 이온을 사용하여 기판의 노출 부위에 실시한다.
도 1f를 참조하면, 제 5 포토레지스트패턴을 제거한 다음 기판에 매몰된 다양한 종류의 불순물 이온을 확산시키기 위한 어닐링 공정을 기판에 실시하여 할로이온확산영역(16,21)과 엘디디영역(28,19,17), 소스/드레인영역(15,20,22)을 형성한다.
그리고 층간절연층(도시안함)을 형성한 다음 소스/드레인전극을 연결하는 금속배선(도시 안함)을 형성한 다음 보호막으로 패시베이션층(도시안함)을 형성한다.
그러나, 상술한 바와 같이 종래 기술에서는 다양한 트랜지스터를 한의 기판 위에 형성할 경우 5 단계의 포토레지스트패턴 형성공정을 실시하여야 하므로 제조공정시간과 생산단가 문제에 있어서 커다란 손실을 초래하는 문제점이 있다.
따라서, 본 발명의 목적은 셀영역과 주변회로영역의 트랜지스터 형성공정을 단순화 하기 위하여 주변회로영역의 NMOS 트랜지스터의 고농도 도핑부에 붕소이온을 할로경사이온주입한 다음 As 이온을 추가로 주입한 다음 급속열처리(RTA annealing)하여 붕소이온을 채널 방향으로 확산시켜 N+ 포켓을 만들어 단채널효과를 개선하고 PMOS 트랜지스터 역시 인이온을 고농도 도핑지역에 할로경사이온주입한 다음 계속해서 BF2이온을 추가로 이온주입한 후 확산시켜 단채널효과 개선 및 전류구동능력을 향상시키므로서 소자제조공정의 단순화와 신뢰성 향상을 도모하는 반도체장치의 트랜지스터 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 제 1 주변회로영역과 제 2 도전형의 제 2 주변회로영역 그리고 셀영역이 각각 격리되어 있는 반도체기판상의 소정부위에 게이트절연막/게이트/캡절연층으로 이루어진 복수개의 게이트패턴을 형성하는 단계와, 게이트패턴을 포함하는 상기 기판의 전면에 제 2 도전형 불순물 이온주입을 저농도로 실시하는 단계와, 복수개의 게이트패턴 측면에 절연물질로 측벽을 형성하는 단계와, 제 1 주변회로영역만을 노출시키는 제 1 이온주입마스크를 기판 위에 형성하는 단계와, 제 1 도전형 불순물 이온주입을 기판에 소정의 경사각을 갖게 하여 실시하는 단계와, 제 2 도전형 불순물 이온주입을 기판의 전면에 실시하는 단계와, 기판에 주입된 불순물이온을 확산시키는 단계와, 제 1 이온주입마스크를 제거하는 단계와, 제 2 주변회로영역만을 노출시키는 제 2 이온주입마스크를 기판에 형성하는 단계와, 제 2 도전형 불순물 이온주입을 기판에 소정의 경사각을 갖게 하여 실시하는 단계와, 제 1 도전형 불순물 이온주입을 기판의 전면에 실시하는 단계와, 제 2 이온주입마스크를 제거하는 단계와, 기판에 매몰된 불순물 이온을 확산시키는 단계를 포함하여 이루어진다.
상기 목적을 달성하기 위한 또 다른 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 제 1 주변회로영역과 제 2 도전형의 제 2 주변회로영역 그리고 셀영역이 각각 격리되어 있는 반도체기판상의 소정부위에 게이트절연막/게이트/캡절연층으로 이루어진 복수개의 게이트패턴을 형성하는 단계와, 게이트패턴을 포함하는 기판의 전면에 제 2 도전형 불순물 이온주입을 저농도로 실시하는 단계와, 제 1 주변회로영역만을 노출시키는 제 1 이온주입마스크를 기판에 형성하여 제 2 도전형 불순물 이온주입을 실시하는 단계와, 제 1 도전형 불순물 이온주입을 기판에 소정의 경사각을 갖게 하여 실시하는 단계와, 제 1 이온주입마스크를 제거하는 단계와, 복수개의 게이트패턴 측면에 절연물질로 측벽을 형성하는 단계와, 제 1 이온주입마스크와 동일한 위치에 제 2 이온주입마스크를 형성하는 단계와, 기판의 전면에 제 2 도전형 불순물 이온주입을 실시하는 단계와, 기판을 어닐링하는 단계와, 제 2 이온주입마스크를 제거하는 단게와, 제 2 주변회로영역만을 노출시키는 제 3 이온주입마스크를 기판 위에 형성하는 단계와, 기판에 제 1 도전형 불순물 이온주입을 실시하는 단계와, 제 2 도전형 불순물 이온주입을 기판에 소정의 경사각을 갖게 하여 실시하는 단계와, 제 3 이온주입마스크를 제거하는 단계와,기판에 확산공정을 실시하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 제조공정 단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조공정 단면도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 트랜지스터 제조공정 단면도이다.
도 2a를 참조하면, 반도체기판(31) 표면의 소정 부분에 STI(Shallow Trench Isolation) 등의 통상적인 선택산화방법에 의해 필드산화막(도시 안함)을 형성하여 소자의 활성영역 및 필드영역을 한정한다.
그 다음, 반도체기판(31)의 표면을 열산화하여 게이트산화막(32)을 형성한다.
게이트산화막(32)의 상부에 도핑된 다결정실리콘층(33)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 다음 다시 그 위에 게이트금속층(34)과 캡핑용 질화막(35)을 차례로 증착하여 형성한다. 이때 질화막 대신 에이치엘디(high temperature low pressure dielectric)를 이용할 수 있다.
그리고, 포토리쏘그래피(photolithography) 방법으로 패터닝하여 즉 질화막(36)과 게이트금속층(35) 그리고 다결정실리콘층(34) 및 게이트산화막(33)의 일부를 제거하여 폴리사이드 구조의 게이트(33,34)들을 한정한다.
이때, 기판(31)은 P 웰을 갖는 NMOS 트래지스터가 형성되는 제 1 주변회로영역(P3), N 웰을 갖는 PMOS 트랜지스터가 형성되는 제 2 주변회로영역(P4) 그리고 셀영역(C2) 등으로 구분된다.
그 다음, 노출된 기판(31)의 표면에 게이트패턴(32,33,34,35)을 마스크로 이용한 이온주입(300)을 P+을 사용하여 실시한다. 이때, 이온주입(300)은 형성될 트랜지스터 소자들의 저농도 도핑영역을 형성하기 위해서이다.
도 2b를 참조하면, 이와 같은 게이트(32,33,34,35) 패턴등이 형성된 기판(31)의 전면에 질화막 또는 산화막을 증착한 다음 이를 에치백하여 게이트측벽(38,37,36)을 형성한다.
포토레지스트를 이용한 마스킹공정을 실시하여 제 2 주변회로영역(P4)과 셀영역(C2)을 덮는 제 1 포토레지스트패턴(39)을 형성한 다음, 이로 부터 보호되지 아니하는 부위인 제 1 주변회로영역(P3)에 대하여 채널의 길이가 짧아짐에 따른 펀치-스루 현상을 방지하기 위한 기판의 활성영역의 농도를 높이기 위하여 소스/드레인 형성용 불순물 이온과 반대 타입의 할로이온주입(301)을 30 도의 경사를 갖게 실시한다.
따라서, 이 경우에는 붕소이온주입을 실시하며 결국 제 1 주변회로영역(P3)에 형성된 게이트 하단 모서리 부위의 기판의 불순물 농도를 높인다. 이러한 할로 이온주입은 소스/드레인 형성용 이온과 반대 타입의 이온으로서 p 채널인 경우에는 B+ 또는 BF2+ 이온을 사용하고, n 채널인 경우에는 P+ 혹은 As+ 이온을 5E14 ions/㎠ 이하의 농도로 기판에 약 30 도의 경사를 갖도록 비스듬히 실시한다.
그 다음 제 1 포토레지스트패턴(39)을 그대로 이용한 반도체기판(31)의 노출된 부분에 p 채널이 형성되어야 하므로 P+ 혹은 As+ 이온을 사용한 엘디디 이온주입(302)을 제 1 주변회로영역(P3)에 실시한다.
그리고, 급속열처리(RTA annealing)를 기판에 실시하여 매몰된 불순물 이온을 충분히 확산시킨다.
도 2c를 참조하면, 제 1 포토레지스트패턴을 제거한 다음 제 2 주변회로영역(P4)을 노출시키는 제 2 포토레지스트패턴(40,41)을 기판(31) 위에 형성한 후, 할로이온주입(303)을 P+ 혹은 As+ 이온으로 5E14 ions/㎠ 이하의 농도를 갖도록하여 기판에 약 30 도의 경사를 갖도록 비스듬히 실시한다.
그리고, 제 2 주변회로영역(P4)에 형성될 PMOS 소자의 소스/드레인을 형성하기 위한 이온주입(304)을 B+ 또는 BF2+ 이온을 사용하여 기판의 노출된 부위에 실시한다.
도 2d를 참조하면, 제 2 포토레지스트패턴(40,41)을 제거한 다음 기판에 매몰된 다양한 종류의 불순물 이온을 확산시키기 위한 어닐링 공정을 기판에 실시하여 할로이온확산영역(43,46)과 엘디디영역(42,45), 소스/드레인영역(44,47,48)을 형성한다.
그리고 층간절연층(도시안함)을 형성한 다음 소스/드레인전극을 연결하는 금속배선(도시 안함)을 형성한 다음 보호막으로 패시베이션층(도시안함)을 형성한다.
본 발명에 따른 다른 실시예의 반도체장치의 제조방법은 제 1 도전형의 제 1 주변회로영역과 제 2 도전형의 제 2 주변회로영역 그리고 셀영역이 각각 격리되어 있는 반도체기판상의 소정부위에 게이트절연막/게이트/캡절연층으로 이루어진 복수개의 게이트패턴을 형성하는 단계와, 게이트패턴을 포함하는 기판의 전면에 제 2 도전형 불순물 이온주입을 저농도로 실시하는 단계와, 제 1 주변회로영역만을 노출시키는 제 1 이온주입마스크를 기판에 형성하여 제 2 도전형 불순물 이온주입을 실시하는 단계와, 제 1 도전형 불순물 이온주입을 기판에 소정의 경사각을 갖게 하여 실시하는 단계와, 제 1 이온주입마스크를 제거하는 단계와, 복수개의 게이트패턴 측면에 절연물질로 측벽을 형성하는 단계와, 제 1 이온주입마스크와 동일한 위치에 제 2 이온주입마스크를 형성하는 단계와, 기판의 전면에 제 2 도전형 불순물 이온주입을 실시하는 단계와, 기판을 어닐링하는 단계와, 제 2 이온주입마스크를 제거하는 단게와, 제 2 주변회로영역만을 노출시키는 제 3 이온주입마스크를 기판 위에 형성하는 단계와, 기판에 제 1 도전형 불순물 이온주입을 실시하는 단계와, 제 2 도전형 불순물 이온주입을 기판에 소정의 경사각을 갖게 하여 실시하는 단계와, 제 3 이온주입마스크를 제거하는 단계와,기판에 확산공정을 실시하는 단계로 이루어진다. 따라서, 게이트패턴 형성 후 할로 이온주입 및 제 2 도전형 불순물 이온주입을 실시하므로서 소자의 전류 구동능력 및 단채널효과를 개선한다.
따라서, 본 발명은 셀영역과 주변회로영역의 트랜지스터 형성공정을 단순화 하기 위하여 주변회로영역의 NMOS 트랜지스터의 고농도 도핑부에 붕소이온을 할로경사이온주입한 다음 As 이온을 추가로 주입한 다음 급속열처리(RTA annealing)하여 붕소이온을 채널 방향으로 확산시켜 N+ 포켓을 만들어 단채널효과를 개선하고 PMOS 트랜지스터 역시 인이온을 고농도 도핑지역에 할로경사이온주입한 다음 계속해서 BF2이온을 추가로 이온주입한 후 확산시켜 단채널효과 개선 및 전류구동능력을 향상시키므로서 소자제조공정의 단순화와 신뢰성 향상을 도모하는 장점이 있다.
Claims (3)
- 제 1 도전형의 제 1 주변회로영역과 제 2 도전형의 제 2 주변회로영역 그리고 셀영역이 각각 격리되어 있는 반도체기판상의 소정부위에 게이트절연막/게이트/캡절연층으로 이루어진 복수개의 게이트패턴을 형성하는 단계와,상기 게이트패턴을 포함하는 상기 기판의 전면에 제 2 도전형 불순물 이온주입을 저농도로 실시하는 단계와,상기 복수개의 게이트패턴 측면에 절연물질로 측벽을 형성하는 단계와,상기 제 1 주변회로영역만을 노출시키는 제 1 이온주입마스크를 상기 기판 위에 형성하는 단계와,제 1 도전형 불순물 이온주입을 상기 기판에 소정의 경사각을 갖게 하여 실시하는 단계와,제 2 도전형 불순물 이온주입을 상기 기판의 전면에 실시하는 단계와,상기 기판에 주입된 불순물이온을 확산시키는 단계와,상기 제 1 이온주입마스크를 제거하는 단계와,상기 제 2 주변회로영역만을 노출시키는 제 2 이온주입마스크를 상기 기판에 형성하는 단계와,제 2 도전형 불순물 이온주입을 상기 기판에 소정의 경사각을 갖게 하여 실시하는 단계와,제 1 도전형 불순물 이온주입을 상기 기판의 전면에 실시하는 단계와,상기 제 2 이온주입마스크를 제거하는 단계와,상기 기판에 매몰된 불순물 이온을 확산시키는 단계로 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 소정의 경사각을 갖는 이온주입은 상기 기판 표면과 약 30 도의 입사각을 갖도록 실시하는 것이 특징인 반도체장치의 제조방법.
- 제 1 도전형의 제 1 주변회로영역과 제 2 도전형의 제 2 주변회로영역 그리고 셀영역이 각각 격리되어 있는 반도체기판상의 소정부위에 게이트절연막/게이트/캡절연층으로 이루어진 복수개의 게이트패턴을 형성하는 단계와,상기 게이트패턴을 포함하는 상기 기판의 전면에 제 2 도전형 불순물 이온주입을 저농도로 실시하는 단계와,상기 제 1 주변회로영역만을 노출시키는 제 1 이온주입마스크를 상기 기판에 형성하여 제 2 도전형 불순물 이온주입을 실시하는 단계와,제 1 도전형 불순물 이온주입을 상기 기판에 소정의 경사각을 갖게 하여 실시하는 단계와,상기 제 1 이온주입마스크를 제거하는 단계와,상기 복수개의 게이트패턴 측면에 절연물질로 측벽을 형성하는 단계와,상기 제 1 이온주입마스크와 동일한 위치에 제 2 이온주입마스크를 형성하는 단계와,상기 기판의 전면에 제 2 도전형 불순물 이온주입을 실시하는 단계와,상기 기판을 어닐링하는 단계와,상기 제 2 이온주입마스크를 제거하는 단게와,상기 제 2 주변회로영역만을 노출시키는 제 3 이온주입마스크를 상기 기판 위에 형성하는 단계와,상기 기판에 제 1 도전형 불순물 이온주입을 실시하는 단계와,제 2 도전형 불순물 이온주입을 상기 기판에 소정의 경사각을 갖게 하여 실시하는 단계와,상기 제 3 이온주입마스크를 제거하는 단계와,상기 기판에 확산공정을 실시하는 단계로 이루어진 반도체장치의 제조방법.
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