KR100271801B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 게이트라인 형성 후 종래의 할로이온주입을 실시하고 다시 박막을 형성하여 게이트측벽의 두께를 연장시킨 후 엘디디를 형성하므로서 쇼트채널효과를 억제함은 물론 엘디디 이온주입이나 소스/드레인 이온주입시 채널링효과(channeling effect)를 방지하도록한 더블셀프 에이치엘디디(double self HLDD) 트랜지스터 형성방법에 관한 것이다.
본 발명에 따른 반도체장치의 제조방법은 활성영역과 필드영역을 격리한 제 1 도전형 반도체기판상의 소정부위에 게이트절연막/게이트/캡절연층으로 이루어진 게이트 패턴을 형성하는 단계와, 게이트 하단 모서리 부위의 기판에 제 1 도전형 불순물 제 1 이온층을 형성하는 단계와, 노출된 기판 표면 및 게이트 패턴의 표면 및 측면에 제 1 절연막을 형성하는 단계와, 기판의 전면에 저농도로 제 2 도전형 불순물 이온주입하는 단계와, 게이트 패턴 측면에 형성된 절연막 표면에 제 2 절연막으로 이루어진 게이트측벽을 형성하는 단계와, 기판의 전면에 고농도로 제 2 도전형 불순물 이온주입하는 단계와, 불순물 이온을 확산시키는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 고집적소자의 소스/드레인에 적당하도록 종래의 에이치엘디디 방식의 소스/드레인 형성시 문제점으로 나타나는 게이트 라인의 단차가 높아져 소스/드레인 형성용 불순물 이온과 반대 타입의 이온주입을 실시하는 할로이온주입 방식에 있어서 쉐도우효과로 인한 바람직하지 못한 결과를 초래하여 쇼트채널효과(short channel effect)를 효과적으로 억제하지 못하는 문제를 게이트라인 형성 후 종래의 할로이온주입을 실시하고 다시 박막을 형성하여 게이트측벽의 두께를 연장시킨 후 엘디디를 형성하므로서 쇼트채널효과를 억제함은 물론 엘디디 이온주입이나 소스/드레인 이온주입시 채널링효과(channeling effect)를 방지하도록한 더블셀프 에이치엘디디(double self HLDD) 트랜지스터 형성방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 상기 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 드레쉬홀드전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain) 등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다.
그리고, 채널의 길이가 짧아짐에 따른 펀치-스루 현상을 방지하기 위하여 게이트 형성 후 엘디디 형성전에 기판의 활성영역의 농도를 높이기 위하여 소스/드레인 형성용 불순물 이온과 반대 타입의 할로이온주입을 실시한다.
소자의 고집적도가 요구됨에 따라 종래 엘디디 방식의 솟/드레인 형성방법 역시 쇼트채널효과로 인하여 그 한계에 이르게 되었다. 이 문제를 해결하기 위하여 할로 엘디디방식을 도입하고 있으나, 소자 형성에 있어서 워드 라인으로 사용하는 게이트 라인의 단차가 커지게 되어 할로이온주입시 게이트라인에 의한 쉐도우 효과로 인하여 원하는 이온주입부위인 게이트측벽 하단부의 기판에 이온주입이 효과적으로 이루어지지 아니한다.그리고 엘디디이온주입 후 좁은 거리에서 pn 졍션 또는 np 졍션이 형성되므로 졍션누설전류가 발생한다.
종래의 에이치엘디디 방식의 MISFET(Metal Insulated Semiconductor Field Effect Transistor) 소자 형성 방법은 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 에이치엘디디(Halo Lightly Doped Drain) 트랜지스터 제조공정 단면도이다.
도 1a를 참조하면, 반도체기판(1) 표면의 소정 부분에 STI(Shallow Trench Isolation) 등의 통상적인 선택산화방법에 의해 필드산화막(2)을 형성하여 소자의 활성영역 및 필드영역을 한정한다.
그 다음, 반도체기판(1)의 표면을 열산화하여 게이트산화막(3)을 형성한다.
게이트산화막(3)의 상부에 도핑된 다결정실리콘층(4)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 다음 다시 그 위에 게이트금속층(5)과 캡핑용 질화막(6)을 차례로 증착하여 형성한다. 이때 질화막 대신 에이치엘디(high temperature low pressure dielectric)를 이용할 수 있다.
그리고, 포토리쏘그래피(photolithography) 방법으로 패터닝하여 즉 질화막(6)과 게이트금속층(5) 그리고 다결정실리콘층(4) 및 게이트산화막(3)의 일부를 제거하여 게이트(5, 4)를 한정한다.
그 다음 마스킹공정을 실시하고 할로이온주입을 노출된 기판(1)의 전면에 실시하여 게이트 하단 모서리 부위의 기판의 불순물 농도를 높인다. 이때 주입되는 이온은 소스/드레인 형성용 이온과 반대 타입의 이온으로서 p 채널인 경우에는 P+ 혹은 As+ 이온을 사용하고, n 채널인 경우에는 B+ 또는 BF2+를 5E14 ions/㎠ 이하의 농도로 기판에 비스듬히 이온주입을 실시한다.
도 1b에 있어서, 게이트 alc 잔류한 질화막(6)을 마스크로 사용하여 반도체기판(11)의 노출된 부분에 n 채널인 경우에는 P+ 혹은 As+ 이온을 사용하고, p 채널인 경우에는 B+ 또는 BF2+를 1E15 ions/㎠ 이하의 농도로 기판에 엘디디 이온주입을 실시한다.
도 1c에 있어서, 이와 같은 기판(1)의 전면에 질화막 또는 산화막을 증착한 다음 이를 에치백하여 게이트측벽(9)을 형성한다.
그리고 게이트 및 게이트측벽(9)을 마스크로 이용한 이온주입을 실시하여 소스/드레인을 형성한다. 이때 n 채널인 경우에는 P+ 혹은 As+ 이온을 사용하고, p 채널인 경우에는 B+ 또는 BF2+를 사용하여 1E17 ions/㎠ 이하의 농도로 기판에 소스/드레인 형성용 이온주입을 실시한다.
그리고 층간절연층(도시안함)을 형성한 다음 소스/드레인전극을 연결하는 금속배선(도시 안함)을 형성한 다음 보호막으로 패시베이션층(도시안함)을 형성한다.
그러나, 상술한 바와 같이 종래 기술에서는 소자가 고집적화 됨에 따라 엘디디방식을 사용하지만 쇼트채널효과로 인하여 한계에 이르러 할로 엘디디 방식을 도입하였지만, 소자형성에 있어서 워드라인으로 사용되는 게이트라인의 단차가 커져서 할로 이온주입시 게이트 라인에 의한 쉐도우 효과로 인하여 원하는 부위인 게이트측벽 아래에 할로 이온주입이 되지 아니하고 엘디디 형성부위와 동일한 장소에 할로 이온주입이 되어 쇼트채널효과를 억제하기 곤란하고, 또한 엘디디 이온주입 후 좁은 공간에서 np 혹은 pn 졍션을 형성하게 되어 졍션누설전류가 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 고집적소자의 소스/드레인에 적당하도록 종래의 에이치엘디디 방식의 소스/드레인 형성시 문제점으로 나타나는 게이트 라인의 단차가 높아져 소스/드레인 형성용 불순물 이온과 반대 타입의 이온주입을 실시하는 할로이온주입 방식에 있어서 쉐도우효과로 인한 바람직하지 못한 결과를 초래하여 쇼트채널효과(short channel effect)를 효과적으로 억제하지 못하는 문제를 게이트라인 형성 후 종래의 할로이온주입을 실시하고 다시 박막을 형성하여 게이트측벽의 두께를 연장시킨 후 엘디디를 형성하므로서 쇼트채널효과를 억제함은 물론 엘디디 이온주입이나 소스/드레인 이온주입시 채널링효과(channeling effect)를 방지하도록한 더블셀프 에이치엘디디(double self HLDD) 트랜지스터 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 활성영역과 필드영역을 격리한 제 1 도전형 반도체기판상의 소정부위에 게이트절연막/게이트/캡절연층으로 이루어진 게이트 패턴을 형성하는 단계와, 게이트 하단 모서리 부위의 기판에 제 1 도전형 불순물 제 1 이온층을 형성하는 단계와, 노출된 기판 표면 및 게이트 패턴의 표면 및 측면에 제 1 절연막을 형성하는 단계와, 기판의 전면에 저농도로 제 2 도전형 불순물 이온주입하는 단계와, 게이트 패턴 측면에 형성된 절연막 표면에 제 2 절연막으로 이루어진 게이트측벽을 형성하는 단계와, 기판의 전면에 고농도로 제 2 도전형 불순물 이온주입하는 단계와, 불순물 이온을 확산시키는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 에이치엘디디(Halo Lightly Doped Drain) 트랜지스터 제조공정 단면도
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 에이치엘디디(Halo Lightly Doped Drain) 트랜지스터 제조공정 단면도
본 발명은 더블 셀프 에이치엘디디 트랜지스터 형성방법에 관한 것으로서 MISFET 소자형성을 실시예로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 에이치엘디디(Halo Lightly Doped Drain) 트랜지스터 제조공정 단면도이다.
도 2a를 참조하면, 반도체기판(21) 표면의 소정 부분에 STI(Shallow Trench Isolation) 등의 통상적인 선택산화방법에 의해 필드산화막(22)을 형성하여 소자의 활성영역 및 필드영역을 한정한다.
그 다음, 반도체기판(21)의 표면을 열산화하여 게이트산화막(23)을 형성한다.
게이트산화막(23)의 상부에 불순물이 도핑된 다결정실리콘층(24)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 다음 다시 그 위에 게이트금속층(25)과 캡핑용 질화막(26)을 차례로 증착하여 형성한다. 이때 질화막 대신 에이치엘디(high temperature low pressure dielectric)를 이용할 수 있다.
그리고, 포토리쏘그래피(photolithography) 방법으로 패터닝하여 즉 질화막(26)과 게이트금속층(25) 그리고 다결정실리콘층(24) 및 게이트산화막(23)의 일부를 제거하여 게이트(25, 24)를 한정한다.
그 다음 할로이온주입(27)을 노출된 기판(21)의 전면에 실시하여 게이트 하단 모서리 부위의 기판의 불순물 농도를 높인다. 이때 주입되는 이온은 소스/드레인 형성용 이온과 반대 타입의 이온으로서 p 채널인 경우에는 P+ 혹은 As+ 이온을 사용하고, n 채널인 경우에는 B+ 또는 BF2+를 5E14 ions/㎠ 이하의 농도로 기판에 경사지게 이온주입을 실시하며, 이러한 이온들은 기판 자체의 불순물 농도를 높여서 펀치-스루 현상을 방지하는 역할을 한다.
도 2b에 있어서, 형성된 구조물들의 노출된 표면 및 기판(21)의 표면에 산화막, 질화막 또는 SiON막을 증착하여 세미 엘디디층(31)을 형성한다. 이때 세미 엘디디층(31)은 게이트 측면에 형성된 부위는 게이트의 측벽 역할을 하며 기판(21) 부위에 형성된 부위는 이온주입시 채널링 효과를 억제하는 층으로 작용한다.
게이트 측면 부위에 형성된 세미 엘디디층(31)과 잔류한 질화막(26) 상부에 형성된 세미 엘디디층(31)을 마스크로 이용하여 반도체기판(21) 표면부위에 n 채널인 경우에는 P+ 혹은 As+ 이온을 사용하고, p 채널인 경우에는 B+ 또는 BF2+를 1E15 ions/㎠ 이하의 농도로 기판에 엘디디 이온주입(28)을 실시한다.
도 2c에 있어서, 이와 같은 기판(21)의 전면에 질화막 또는 산화막을 증착한 다음 이를 에치백하여 게이트측벽(29)을 형성한다.
그리고 게이트 패턴의 상부 및 측면에 형성된 세미 엘디디층(31) 및 게이트측벽(29)을 마스크로 이용한 이온주입을 실시하여 소스/드레인을 형성한다. 이때 n 채널인 경우에는 P+ 혹은 As+ 이온을 사용하고, p 채널인 경우에는 B+ 또는 BF2+를 사용하여 1E17 ions/㎠ 이하의 농도로 기판에 소스/드레인 형성용 이온주입(30)을 실시한다.
그리고 층간절연층(도시안함)을 형성한 다음 소스/드레인전극을 연결하는 금속배선(도시 안함)을 형성한 다음 보호막으로 패시베이션층(도시안함)을 형성한다.
따라서, 본 발명은 게이트라인을 형성한 다음 마스킹작업을 통해 할로이온주입을 한 다음 박막을 형성하여 게이트라인 측면에 세미 측벽을 형성하고 기판의 노출부위에는 채널링효과를 억제하는 이온주입 방해층을 형성한 다음이온주입을 실시하여 이미 형성된 할로 이온주입 부위의 바깥 지역에 이온주입층을 형성하므로서 쇼트채널효과 억제효과와 졍션누설전류를 감소시키는 장점이 있고, 또한 엘디디 형성 이온주입이나 고농도의 소스/드레인 형성을 위한 이온주입시 채널링 효과를 억제하는 장점이 있다.
Claims (5)
- 활성영역과 필드영역을 격리한 제 1 도전형 반도체기판상의 소정부위에 게이트절연막/게이트/캡절연층으로 이루어진 게이트 패턴을 형성하는 단계와,상기 게이트 하단 모서리 부위의 상기 기판에 제 1 도전형 불순물 제 1 이온층을 형성하는 단계와,노출된 상기 기판 표면 및 상기 게이트 패턴의 표면 및 측면에 제 1 절연막을 형성하는 단계와,상기 기판의 전면에 저농도로 제 2 도전형 불순물 이온주입하는 단계와,상기 게이트 패턴 측면에 형성된 상기 절연막 표면에 제 2 절연막으로 이루어진 게이트측벽을 형성하는 단계와,상기 기판의 전면에 고농도로 제 2 도전형 불순물 이온주입하는 단계와,상기 불순물 이온을 확산시키는 단계로 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 이온층은 상기 기판 표면과 경사지게 이온주입을 5E14 ions/㎠ 이하의 농도를 갖도록 실시하여 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 게이트는 불순물이 도핑된 폴리실리콘과 금속층으로 이루어진 적층구조를 갖는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 절연막은 산화막, 질화막 또는 SiON막을 사용하여 700 Å 이하로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1 에 있어서, 상기 제 1 도전형은 p 형이고 상기 제 2 도전형은 n 형인 것이 특징인 반도체장치의 제조방법.
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| KR1019980016694A KR100271801B1 (ko) | 1998-05-11 | 1998-05-11 | 반도체장치의 제조방법 |
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