JPS62122175A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62122175A JPS62122175A JP61196860A JP19686086A JPS62122175A JP S62122175 A JPS62122175 A JP S62122175A JP 61196860 A JP61196860 A JP 61196860A JP 19686086 A JP19686086 A JP 19686086A JP S62122175 A JPS62122175 A JP S62122175A
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- JP
- Japan
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- type
- semiconductor substrate
- field effect
- effect transistor
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 230000005669 field effect Effects 0.000 abstract description 18
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 8
- 239000003245 coal Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Engineering & Computer Science (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタに関する。
電界効果トランジスタは本質的に周波数特性に秀れ、更
に熱的にも安定であることから高周波高出力′用途とし
て秀れた利点を有している。
に熱的にも安定であることから高周波高出力′用途とし
て秀れた利点を有している。
高周波高出力用途に適した電界効果トランジスタの一例
として第１図に示した構造が考えられている。Ｎ型の半
導体基板１１内に環状のＰ型領域１２とさらＫその内に
形成された環状のＮ中盤領域１３を有し、このＮ十型領
域１３内の半導体基板ｌｌ上にゲート酸化膜１４とその
上の第１ゲート電極１７とを備え、半導体基板１１の裏
面にはドレイン電極１５を有し、Ｐ型領域１２には第２
ゲート電極１８をまたＮ十頌域１３にはソース電極１６
を有するものである。
として第１図に示した構造が考えられている。Ｎ型の半
導体基板１１内に環状のＰ型領域１２とさらＫその内に
形成された環状のＮ中盤領域１３を有し、このＮ十型領
域１３内の半導体基板ｌｌ上にゲート酸化膜１４とその
上の第１ゲート電極１７とを備え、半導体基板１１の裏
面にはドレイン電極１５を有し、Ｐ型領域１２には第２
ゲート電極１８をまたＮ十頌域１３にはソース電極１６
を有するものである。
本構造による電界効果トランジスタの動作は等測的に第
２図に示した如＜、Ｎ＋型領領域１３ソースとし第１ゲ
ート電極１７をゲートとしＮ−型半導体基板１１の表面
をドレインとするＭＯ８型電界効果トランジスタ１００
と、半導体基板１１のＮ中型領域１３に囲まれた表面を
ソースとしＰ型領域１２をゲートとし半導体基板１１の
他の裏面をドレインとする接合型電界効果トランジスタ
２００との組み合せたものになる。
２図に示した如＜、Ｎ＋型領領域１３ソースとし第１ゲ
ート電極１７をゲートとしＮ−型半導体基板１１の表面
をドレインとするＭＯ８型電界効果トランジスタ１００
と、半導体基板１１のＮ中型領域１３に囲まれた表面を
ソースとしＰ型領域１２をゲートとし半導体基板１１の
他の裏面をドレインとする接合型電界効果トランジスタ
２００との組み合せたものになる。
チャンネル長はＭＯ８型１！界効果トランジスタ１００
によって短かく規定されるので高周波特性が優れ、高周
波用途に適しており、接合型電界効果トランジスタ２０
０によって高い耐圧が得られるので高耐圧高出力用途に
適している。
によって短かく規定されるので高周波特性が優れ、高周
波用途に適しており、接合型電界効果トランジスタ２０
０によって高い耐圧が得られるので高耐圧高出力用途に
適している。
このような構成の他の利点は第１に帰還容量（第２図の
ドレイン１５及び、＠１ゲー）１７間の静電容ｆｆ１）
を非常に小さく出来ることが挙げられる。更に第２に電
界効果トランジスタに印加可能な最大電圧は主に接合型
電界効果トランジスタ２００で決定されるため、一般の
ＭＯ８型電界効果トランジスタに比し甑めて高耐圧高出
力動作が可能となる。しかしながら、耐圧は第１図のド
レイン領域である半導体基板１１と第２ゲート電極であ
るＰ型領域１２とのＰ−Ｎ接合の逆耐圧の大きさで決定
される。更に電力利得はＭＯ８型電界効果ト２／ジスタ
１００のドレイン領域であり、かつ接合型電界効果トラ
ンジスタ２００のソース４ＡＭである半導体基板１１の
Ｐ型憤域１２に囲まれた領域での内部抵抗で制約される
。従って高耐圧化のために半導体基板の不純物濃度を下
けると電力利得が減少し、反対に高利得化のために半導
体基板の不純物濃度を上げると耐圧が低下するという問
題が生じる。
ドレイン１５及び、＠１ゲー）１７間の静電容ｆｆ１）
を非常に小さく出来ることが挙げられる。更に第２に電
界効果トランジスタに印加可能な最大電圧は主に接合型
電界効果トランジスタ２００で決定されるため、一般の
ＭＯ８型電界効果トランジスタに比し甑めて高耐圧高出
力動作が可能となる。しかしながら、耐圧は第１図のド
レイン領域である半導体基板１１と第２ゲート電極であ
るＰ型領域１２とのＰ−Ｎ接合の逆耐圧の大きさで決定
される。更に電力利得はＭＯ８型電界効果ト２／ジスタ
１００のドレイン領域であり、かつ接合型電界効果トラ
ンジスタ２００のソース４ＡＭである半導体基板１１の
Ｐ型憤域１２に囲まれた領域での内部抵抗で制約される
。従って高耐圧化のために半導体基板の不純物濃度を下
けると電力利得が減少し、反対に高利得化のために半導
体基板の不純物濃度を上げると耐圧が低下するという問
題が生じる。
本発明は高耐圧で電力利得が大きくかつ高周波特性の優
れた電界効果トランジスタを得る製造工程を提供するも
のである。
れた電界効果トランジスタを得る製造工程を提供するも
のである。
本発明による半導体装置は−４１！型の半導体基板と、
該半導体基板内に形成された環状の逆導電型の第１の憤
城と、該第１の領域内に形成された一導電型の第２の領
域と、上記第２の饋緘内の該基板上に形成されたゲート
絶縁膜と、上記第１の領域の内側の該基板表面に形成さ
れた該基板よシも不純物濃度の大きい一導電型の第３の
領域と、上記基板に接続したドレイン電極と、上記第２
の憤城に接続したソース電極と、上記ゲート絶縁膜上に
語られた第１のゲート電極と、上記第１の領域に接続し
た第２のゲート電極とを有することを特徴とする。
該半導体基板内に形成された環状の逆導電型の第１の憤
城と、該第１の領域内に形成された一導電型の第２の領
域と、上記第２の饋緘内の該基板上に形成されたゲート
絶縁膜と、上記第１の領域の内側の該基板表面に形成さ
れた該基板よシも不純物濃度の大きい一導電型の第３の
領域と、上記基板に接続したドレイン電極と、上記第２
の憤城に接続したソース電極と、上記ゲート絶縁膜上に
語られた第１のゲート電極と、上記第１の領域に接続し
た第２のゲート電極とを有することを特徴とする。
帛３図を参照して本願発明の一実施例につぃて説明する
。すなわち、半導体基板１１のＰ型ｔ９域１２で！ＨＪ
まれる領域顛不純物を熱拡散、あるいはイオン杓込等に
よシ選択的に導入して半導体基板１１と同じ４電型で不
純物濃度の大きいアイランド領域１９を形成するもので
ある。
。すなわち、半導体基板１１のＰ型ｔ９域１２で！ＨＪ
まれる領域顛不純物を熱拡散、あるいはイオン杓込等に
よシ選択的に導入して半導体基板１１と同じ４電型で不
純物濃度の大きいアイランド領域１９を形成するもので
ある。
このアイランド領域１９．このＰ型偵域１２で囲まれる
領域１９０間隔は数μｍ程度かもしくはそれ以下が好ま
しい。
領域１９０間隔は数μｍ程度かもしくはそれ以下が好ま
しい。
又、アイランド憤城１９を扁一度にするとアイランド領
域１９の深さが深くなシ接合型゛区界効果トランジスタ
２００のチャンネル抵抗が減少する。
域１９の深さが深くなシ接合型゛区界効果トランジスタ
２００のチャンネル抵抗が減少する。
具体的にはＮ−ｆｉ基板１１衣面にあらかじめＮ型層１
３を形成する工程を経た後Ｐ型領域１２を環状に形成し
さらにそのＰ型領域１２中にＮ炭領域１９を形成し、環
状のＰｍ、領域１２のＮ４墳城１３よりも内部の領域上
にゲート絶縁膜１４を形成し、しかる後ソース１０．ド
レイン１５、第１ゲート１７．第２ゲート１８の各電極
を形成するものである。この鴫合Ｐ型幀域１２とＮ−型
基板１１とのＰ−Ｎ接合の逆耐圧はＰ型領域とＮ型偵域
とのＰ−Ｎ接合の逆耐圧で決定されるため、逆耐圧の低
下の原因となるので、Ｎ型領域１９の不純物濃度を適当
に（１０’４〜１０”１／ｃｆｆｌ程度）２２！択する
。
３を形成する工程を経た後Ｐ型領域１２を環状に形成し
さらにそのＰ型領域１２中にＮ炭領域１９を形成し、環
状のＰｍ、領域１２のＮ４墳城１３よりも内部の領域上
にゲート絶縁膜１４を形成し、しかる後ソース１０．ド
レイン１５、第１ゲート１７．第２ゲート１８の各電極
を形成するものである。この鴫合Ｐ型幀域１２とＮ−型
基板１１とのＰ−Ｎ接合の逆耐圧はＰ型領域とＮ型偵域
とのＰ−Ｎ接合の逆耐圧で決定されるため、逆耐圧の低
下の原因となるので、Ｎ型領域１９の不純物濃度を適当
に（１０’４〜１０”１／ｃｆｆｌ程度）２２！択する
。
Ｎ型領域１９の製造工程はＮ−基板１１上に不純物の気
相拡散、固相拡散、イオン打込、あるいはＮ型層の気相
成長等の柚々のプロセスを用いることが可ｎＣであシ極
めて広い範囲のＮ型層の不純物濃度、厚さ等を選択可能
である。
相拡散、固相拡散、イオン打込、あるいはＮ型層の気相
成長等の柚々のプロセスを用いることが可ｎＣであシ極
めて広い範囲のＮ型層の不純物濃度、厚さ等を選択可能
である。
以上の狛来、得られた素子は前に述べた如く、十分な耐
圧を有し、更に内部抵抗が減少しその結果大電流動作が
可能で大きな電力利得を得ることができ＾周波高出力用
途として大巾に改吾された。
圧を有し、更に内部抵抗が減少しその結果大電流動作が
可能で大きな電力利得を得ることができ＾周波高出力用
途として大巾に改吾された。
以上説明してきたように不発明によれば筒周波特性がよ
シ改督され、しかも尚耐圧で高出力用途に適した電界効
果トランジスタ全容易に央現しうるものである。
シ改督され、しかも尚耐圧で高出力用途に適した電界効
果トランジスタ全容易に央現しうるものである。
第１図は従来の的周阪高出力用の電界効果トランジスタ
の一例の断面図、第２図は第１図に示す素子の電気的等
価回路、第３図は本発明の実施例の断面図である。 １５・・・・・・ドレイン電極、１７・・・・・・第１
ゲート電極、１８・・・・・・第２ゲート電極、１６・
・・・・・ソース電極、１１・・・・・・半導体基板、
１２・・・・・・Ｐ属領域、１３・・・・・・Ｎ型領域
、１４・・・・・・ゲート絶縁膜、１９・・・・・・ア
イランド領域。 ＼ア、ノ′ 第１Ｔ２Ｘ Ａ〕 茶２ 図
の一例の断面図、第２図は第１図に示す素子の電気的等
価回路、第３図は本発明の実施例の断面図である。 １５・・・・・・ドレイン電極、１７・・・・・・第１
ゲート電極、１８・・・・・・第２ゲート電極、１６・
・・・・・ソース電極、１１・・・・・・半導体基板、
１２・・・・・・Ｐ属領域、１３・・・・・・Ｎ型領域
、１４・・・・・・ゲート絶縁膜、１９・・・・・・ア
イランド領域。 ＼ア、ノ′ 第１Ｔ２Ｘ Ａ〕 茶２ 図
Claims (1)
- 一導電型の半導体基板と、該半導体基板内に形成された
環状の逆導電型の第１の領域と、該第１の領域内に形成
された一導電型の第２の領域と、前記第２の領域内の該
基板上に形成されたゲート絶縁膜と、前記第１の領域の
内側の該基板表面に形成された該基板よりも不純物濃度
の大きい一導電型の第３の領域と、前記基板に接続した
ドレイン電極と、前記第２の領域に接続したソース電極
と、前記ゲート絶縁膜上に設けられた第１のゲート電極
と、前記第１の領域に接続した第２ゲート電極とを有す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196860A JPS62122175A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196860A JPS62122175A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6594377A Division JPS54885A (en) | 1977-06-03 | 1977-06-03 | Manufacture of field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62122175A true JPS62122175A (ja) | 1987-06-03 |
Family
ID=16364858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196860A Pending JPS62122175A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122175A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281476A (ja) * | 1988-09-17 | 1990-03-22 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| US5153144A (en) * | 1988-05-10 | 1992-10-06 | Hitachi, Ltd. | Method of making tunnel EEPROM |
| US5445980A (en) * | 1988-05-10 | 1995-08-29 | Hitachi, Ltd. | Method of making a semiconductor memory device |
| US5719430A (en) * | 1993-05-01 | 1998-02-17 | Nec Corporation | Buried-channel MOS transistor and process of producing same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185381A (ja) * | 1975-01-24 | 1976-07-26 | Hitachi Ltd | |
| JPS51134076A (en) * | 1975-05-15 | 1976-11-20 | Sony Corp | Insultation gate-type field- effect transistor |
-
1986
- 1986-08-22 JP JP61196860A patent/JPS62122175A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185381A (ja) * | 1975-01-24 | 1976-07-26 | Hitachi Ltd | |
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| USRE37959E1 (en) | 1988-05-10 | 2003-01-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| JPH0281476A (ja) * | 1988-09-17 | 1990-03-22 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| US5719430A (en) * | 1993-05-01 | 1998-02-17 | Nec Corporation | Buried-channel MOS transistor and process of producing same |
| US5933737A (en) * | 1993-05-01 | 1999-08-03 | Nec Corporation | Buried-channel MOS transistor and process of producing same |
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