KR100390912B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

Abstract

본 발명은 식각 베리어의 변경과 스페이서 형성을 통해서 미세 크기의 콘택홀을 형성하는 방법을 개시하며, 개시된 본 발명의 콘택홀 형성방법은, 상부에 소정의 하지층이 구비된 실리콘 기판 상에 층간절연막과 제1무기질막 및 감광막을 차례로 형성하는 단계; 상기 감광막을 노광 및 현상하여 콘택홀 형성 영역을 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 베리어로 이용하는 식각 공정으로 상기 제1무기질막을 식각하여 제1무기질막 패턴을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 제1무기질막 패턴을 포함한 상기 층간절연막 상에 제2무기질막을 형성하는 단계; 상기 제2무기질막을 식각하여 상기 제1무기질막 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 양측벽에 스페이서를 갖는 제1무기질막 패턴을 식각 베리어로 이용하는 식각 공정으로 상기 층간절연막을 식각하여 미세 크기의 콘택홀을 형성하는 단계를 포함한다. 여기서, 본 발명의 방법은 상기 제1무기질막 및 제2무기질막의 재질로서 실리콘 질화막(SiN), 또는, 실리콘 질산화막(SiON)을 이용하며, 또한, 상기 콘택홀의 크기를 상기 제2무기질막의 증착 두께로 조절하며, 게다가, 상기 콘택홀은 그의 탑(top) 부분이 상대적으로 넓은 크기를 갖도록 형성한다.

Description

반도체 소자의 콘택홀 형성방법{METHOD FOR FORMING CONTACT HOLE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 보다 상세하게는, 식각 베리어의 변경과 스페이서 형성을 통해서 미세 크기의 콘택홀을 형성하는 방법에 관한 것이다.

최근, 반도체 제조 기술의 진보와 더불어 반도체 소자의 고집적화가 급속하게 진행되고 있는 바, 기판 상에 형성되는 패턴에 대한 미세화 및 고정밀화의 필요성이 점점 높아지고 있다.

이에 수반해서, 하부 도전 패턴과 상부 도전 패턴간의 전기적 연결 통로인 콘택홀의 크기도 미세화가 요구되고 있으며, 따라서, 콘택홀의 크기를 줄이기 위한 많은 기술들이 연구 개발되고 있다.

여기서, 상기 콘택홀을 형성하기 위해, 통상의 반도체 제조 공정에서는 감광막을 식각 베리어로 이용하여 하층 박막을 식각하는 리소그라피(lithography) 공정을 적용하고 있다.

즉, 종래에는 식각 대상층 상에 감광막 도포, 노광 및 현상을 통해 콘택홀 형성 영역을 정의하는 감광막 패턴을 형성한 상태에서, 상기 감광막 패턴을 식각 베리어로하여 상기 식각 대상층을 식각하여, 콘택홀을 형성한다.

그런데, 상기와 같은 방법으로는 미세 크기의 콘택홀을 형성하는데 어려움이 있다. 즉, 식각 베리어로 사용하는 감광막 패턴은 감광막의 도포, 노광 및 현상을 통해 형성되고, 이때, 기존의 노광 장비로 구현할 수 있는 패턴의 임계 치수가 한정되어져 있으므로, 그 임계 치수 이하의 크기을 갖는 미세 콘택홀은, 단지, 전술한 방법만으로는 형성하기 어렵다.

따라서, 종래에는 감광막의 노광시에 위상반전마스크(Phase Shift Mask)를 적용하여 해상도가 증가되도록 하거나, 감광막의 물질 변경을 통해 해상도가 향상되도록 하거나, 또는, 감광막의 두께를 낮추는 방식을 적용하여 미세 콘택홀의 형성이 가능하도록 하고 있다.

그러나, 전술한 방법들을 적용하더라도 종래의 방법으로는 미세 크기의 콘택홀을 형성하는데 어려움이 있다.

즉, 위상반전마스크를 적용하는 방법에서는 소자의 고집적화에 따른 콘택홀의 듀티 비율(duty ratio)을 유지하기가 어렵기 때문에 원치않는 부분이 노광되는 사이드로브(sidelobe)에 취약하게 되며, 이로 인해, 미세 콘택홀의 형성시에 공정 마진을 확보하기가 어렵다.

감광막의 물질 변경을 적용하는 방법은 변경된 감광막을 적용 테스트에 많은 시간 및 노력이 소요될 뿐만 아니라, 생산에 적용하기가 어렵다.

그리고, 감광막의 두께를 낮추는 방법은 해상도 측면에서는 좋지만, 후속의 식각 공정에서 식각 베리어로서의 기능에 한계를 나타내게 된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 식각 베리어의 변경과 스페이서 형성을 통해서 미세 크기의 콘택홀이 형성될 수 있도록 하는 반도체 소자의 콘택홀 형성방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 미세 콘택홀 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 실리콘 기판 2 : 층간절연막

3 : 제1무기질막 3a : 제1무기질막 패턴

4 : 감광막 4a : 감광막 패턴

5 : 스페이서 10 : 노광 마스크

20 : 미세 콘택홀

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택홀 형성방법은, 상부에 소정의 하지층이 구비된 실리콘 기판 상에 층간절연막과 제1무기질막 및 감광막을 차례로 형성하는 단계; 상기 감광막을 노광 및 현상하여 콘택홀 형성 영역을 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 베리어로 이용하는 식각 공정으로 상기 제1무기질막을 식각하여 제1무기질막 패턴을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 제1무기질막 패턴을 포함한 상기 층간절연막 상에 제2무기질막을 형성하는 단계; 상기 제2무기질막을 식각하여 상기 제1무기질막 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 양측벽에 스페이서를 갖는 제1무기질막 패턴을 식각 베리어로 이용하는 식각 공정으로 상기 층간절연막을 식각하여 미세 크기의 콘택홀을 형성하는 단계를 포함한다.

여기서, 본 발명의 방법은 상기 제1무기질막 및 제2무기질막의 재질로서 실리콘 질화막(SiN), 또는, 실리콘 질산화막(SiON)을 이용한다.

또한, 본 발명의 방법은 상기 콘택홀의 크기를 상기 제2무기질막의 증착 두께로 조절하며, 상기 콘택홀은 그의 탑(top) 부분이 상대적으로 넓은 크기를 갖도록 형성한다.

본 발명에 따르면, 식각 베리어를 기존의 감광막이 아닌 무기질막으로 변경하고, 아울러, 패터닝된 무기질막의 측벽에 스페이서를 형성함으로써, 보다 미세한 크기의 콘택홀을 용이하게 형성할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 소정의 하지층(도시안됨)을 형성한 상태에서, 상기 하지층을 덮도록 상기 실리콘 기판(1)의 전면 상에실리콘 산화막으로 이루어진 층간절연막(2)을 형성하고, 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(2) 상에 제1무기질막(3)을 소정 두께로 증착하고, 이 제1무기질막(3) 상에 감광막(4)을 도포한다. 이어서, 노광 마스크(10)을 이용하여 상기 감광막(4)에 대한 노광을 행한다.

여기서, 상기 제1무기질막(3)은 후속에서 식각 베리어(etch barrier)로 이용하기 위한 것으로, 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON)으로 형성함이 바람직하다.

다음으로, 노광된 감광막에 대한 현상 공정을 행하여, 도 1b에 도시된 바와 같이, 제1무기질막(3) 상에 감광막 패턴(4a)을 형성하고, 이어서, 상기 감광막 패턴(4a)을 식각 베리어로 이용하여 노출된 제1무기질막 부분들을 식각하고, 이를 통해, 제1무기질막 패턴(3a)을 형성한다.

그 다음, 식각 베리어로 이용된 감광막 패턴을 제거한 상태에서, 상기 제1무기질막 패턴(3a)을 포함한 층간절연막(2) 상에 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON)으로 이루어진 제2무기질막을 증착하고, 이어서, 상기 제2무기질막을 블랭킷(blanket) 식각하여, 도 1c에 도시된 바와 같이, 상기 제1무기질막 패턴(3a)의 양측벽에 스페이서(5)를 형성한다. 이때, 상기 제2무기질막의 증착 두께는 최종적으로 얻고자 하는 콘택홀의 크기를 고려하여 조절한다.

계속해서, 도 1d에 도시된 바와 같이, 상기 스페이서(5)를 포함한 제1무기질 패턴(3a)을 식각 베리어로 이용하여 노출된 층간절연막 부분을 식각하고, 이를 통해, 상기 층간절연막(2)에 기판(1)의 소정 부분을 노출시키는 미세 콘택홀(20)을형성한다. 이때, 상기 미세 콘택홀(20)의 형성시에는 그 탑(top) 부분의 폭을 상대적으로 넓게 함으로써, 후속에서의 도전막 매립시에 스텝 커버리지(step coverage) 특성이 양호하게 되도록 함이 바람직하다.

이후, 도 1e에 도시된 바와 같이, 식각 베리어로 이용된 스페이서를 포함한 제1무기질 패턴을 제거하고, 공지의 후속 공정을 진행한다.

상기와 같은 본 발명의 미세 콘택홀 형성방법에 있어서, 도 1b에 도시된 바와 같이, 감광막에 의해 구현되는 콘택홀의 크기는 "a" 이지만, 도 1e에 도시된 바와 같이, 최종적으로 얻게 되는 콘택홀의 크기는 상기 "a" 보다는 상대적으로 작은 "b" 정도가 된다.

따라서, 본 발명의 방법을 적용하게 되면, 기존의 감광막 및 노광 장비로 구현할 수 있는 임계 치수 이하의 크기를 갖는 미세 콘택홀을 매우 용이하고, 그리고, 재현성있게 형성할 수 있게 된다.

또한, 미세 콘택홀의 형성을 위해 위상반전마스크를 이용하거나, 감광막의 물질 변경 및 감광막의 두께 감소를 적용하지 않고도, 미세 콘택홀을 형성할 수 있으므로, 상기한 방식들의 적용에 기인하는 또 다른 문제들의 발생을 근본적으로 해결할 수 있다.

특히, 본 발명의 방법은 제2무기질막의 증착 두께를 조절함으로써, 소망하는 크기의 콘택홀을 형성할 수 있으며, 아울러, 제1무기질막 및 제2무기질막의 각 증착 두께를 식각해야할 층간절연막의 두께에 따라 최적화시킴으로써, 식각 베리어로서의 기능 한계가 야기되는 것도 방지할 수 있다.

이상에서와 같이, 본 발명의 방법은 미세 콘택홀을 형성하기 위한 식각 베리어를 기존의 감광막이 아닌 무기질막으로 변경하고, 아울러, 패터닝된 무기질막의 측벽에 스페이서를 형성함으로써, 미세한 크기의 콘택홀을 용이하면서 재현성 있게 형성할 수 있으며, 따라서, 본 발명의 방법은 기존의 노광 장비로 구현할 수 있는 임계 치수 이하의 패턴을 구현할 수 있는 바, 고집적 소자의 제조에 매우 유리하게 적용할 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

1. 상부에 소정의 하지층이 구비된 실리콘 기판 상에 층간절연막과 제1무기질막 및 감광막을 차례로 형성하는 단계;

   상기 감광막을 노광 및 현상하여 콘택홀 형성 영역을 한정하는 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴을 식각 베리어로 이용하는 식각 공정으로 상기 제1무기질막을 식각하여 제1무기질막 패턴을 형성하는 단계;

   상기 감광막 패턴을 제거하는 단계;

   상기 제1무기질막 패턴을 포함한 상기 층간절연막 상에 제2무기질막을 형성하는 단계;

   상기 제2무기질막을 식각하여 상기 제1무기질막 패턴의 양측벽에 스페이서를 형성하는 단계;

   상기 양측벽에 스페이서를 갖는 제1무기질막 패턴을 식각 베리어로 이용하는 식각 공정으로 상기 층간절연막을 식각하여 미세 크기의 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
2. 제 1 항에 있어서, 상기 제1무기질막 및 제2무기질막은

   실리콘 질화막(SiN), 또는, 실리콘 질산화막(SiON)인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
3. 제 2 항에 있어서, 상기 제1무기질막과 제2무기질막은

   동일 물질이거나, 또는, 상이한 물질로 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
4. 제 1 항에 있어서, 상기 콘택홀의 크기는 상기 제2무기질막의 증착 두께로 조절하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
5. 제 1 항에 있어서, 상기 콘택홀은 그의 탑(top) 부분이 상대적으로 넓은 크기를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.