KR100532942B1 - 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자 및 그의 제조방법 - Google Patents

수직 구조형 트랜지스터를 갖는 반도체 메모리 소자 및 그의 제조방법 Download PDF

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    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02F—DREDGING; SOIL-SHIFTING
    • E02F3/00—Dredgers; Soil-shifting machines
    • E02F3/04—Dredgers; Soil-shifting machines mechanically-driven
    • E02F3/28—Dredgers; Soil-shifting machines mechanically-driven with digging tools mounted on a dipper- or bucket-arm, i.e. there is either one arm or a pair of arms, e.g. dippers, buckets
    • E02F3/30—Dredgers; Soil-shifting machines mechanically-driven with digging tools mounted on a dipper- or bucket-arm, i.e. there is either one arm or a pair of arms, e.g. dippers, buckets with a dipper-arm pivoted on a cantilever beam, i.e. boom
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Abstract

본 발명은 고집적화, 고속화 및 저전력화를 얻을 수 있는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자는, 베이스 기판; 상기 베이스 기판 상에 배치된 매몰산화막; 상기 매몰산화막의 상부 표면 내에 형성된 필드산화막들; 상기 매몰산화막 내에서 상기 필드산화막의 일부분과 이에 인접된 매몰산화막 부분에 형성된 제1절연막들; 상기 매몰산화막 내에 형성되며, 일표면이 상기 제1절연막들 사이 영역으로 노출된 스토리지 노드 전극과, 상기 스토리지 노드 전극을 감싸는 형태의 유전체층 및 플레이트 전극으로 이루어진 캐패시터; 노출된 스토리지 노드 전극 상에 형성된 소오스 영역; 상기 소오스 영역과 같은 두께로, 상기 제1절연막 및 필드산화막 상에 형성된 제2절연막; 상기 소오스 영역 상에 형성된 채널 영역; 상기 채널 영역의 상면 일부와 측면를 감싸도록 형성된 게이트 산화막; 상기 게이트 산화막의 측면에 형성된 게이트 전극; 상기 채널 영역 상에 형성된 드레인 영역; 상기 드레인 영역과 같은 높이로, 상기 게이트 전극, 게이트 산화막 및 제2절연막 상에 형성된 제3절연막; 상기 제3절연막 및 드레인 영역 상에 형성된 제4절연막; 및 상기 게이트 전극 및 드레인 영역과 각각 콘택되게 상기 제4절연막 상에 형성된 워드라인 및 비트라인을 포함하여 이루어진다.

Description

수직 구조형 트랜지스터를 갖는 반도체 메모리 소자 및 그의 제조방법{Semiconductor memory device having a vertical structure type transistor and method of manufacturing the same}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히, 선택적 실리콘 성장법을 이용하여 수직 구조로 트랜지스터를 형성시키는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자 및 그의 제조방법에 관한 것이다.
반도체 메모리 소자의 고집적화, 고속화 및 저전력화에 대한 요구가 증가함에 따라, 이에 대한 다각적인 연구가 소자 및 회로 측면에서 진행되고 있다. 그런데, 소자 측면에서, 벌크 실리콘으로 이루어진 실리콘 기판을 이용하는 통상의 집적 기술로는 고속화 및 저전력화의 반도체 메모리 소자를 얻는데, 그 한계가 있기 때문에, 그 해결 방안으로서, 에스오아이(SOI : Silicon On Insulator) 기판을 이용한 집적 기술이 주목되고 있다.
SOI 기판은 전체를 지지하는 베이스 기판과 소자가 형성되는 반도체층 사이에 매몰산화막이 개재된 구조이며, 이러한 SOI 기판 상에 집적된 소자(이하, SOI 소자라 칭함)는 실리콘 기판에 집적된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점들을 갖는다.
그러나, SOI 기판을 이용하더라도, 반도체 메모리 소자는 다음과 같은 이유에 근거하여, 고집적화, 고속화 및 저전력화를 얻는데, 그 한계가 있다.
반도체 메모리 소자의 집적도의 증가는 셀 영역 및 주변회로 영역에 형성되는 트랜지스터의 게이트 전극 길이의 감소를 수반하게 되며, 이러한 경우에 있어서, 캐패시터의 높이는 만족할만한 캐패시터 용량을 얻기 위해서 오히려 증가된다. 즉, 캐패시터의 용량은 스토리지 노드 전극 및 플레이트 전극으로 불리우는 캐패시터 전극들간의 거리에 반비례하고, 캐피시터 전극의 면적 및 유전체층의 유전상수에 비례하게 되는데, 게이트 전극의 길이가 감소된다는 것은 캐패시터 전극의 면적도 감소된다는 것을 의미하므로, 이를 보상하기 위해서는 필연적으로 캐패시터 전극의 높이를 증가시켜야 하기 때문이다.
그런데, 캐패시터의 높이를 증가시킬 경우에는 셀 지역과 주변회로 지역 사이의 단차의 증가를 초래하게 되고, 이러한 단차에 의해서, 후속의 금속배선 공정시에 주변회로 영역에 콘택홀을 형성하기가 매우 어렵게 된다. 또한, 게이트 전극 길이의 감소는, 주지된 바와 같이, 소자 특성을 저하시키는 단채널 효과(Short Channel Effect)를 초래하게 되기 때문에, 이러한 단채널 효과를 개선하기 위해서는 소자 제작 및 공정 장비 측면에서의 향상이 수반되어야 한다. 그러나, 현 시점에서는 공정 장비의 한계 및 소자 설계 상의 어려움으로 인하여, 상기한 단채널 효과를 개선하기는 실질적으로 매우 어렵다. 그러므로, 상기한 문제를 해결하지 않고는, 반도체 메모리 소자의 고집적화, 고속화 및 저전력화를 얻을 수 없다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 셀 지역과 주변회로 지역간의 단차에 기인된 공정의 어려움과, 단채널 효과에 기인된 소자 특성의 저하를 방지할 수 있는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자 및 그의 제조방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자는 베이스 기판; 상기 베이스 기판 상에 배치된 매몰산화막; 상기 매몰산화막의 상부 표면 내에 형성된 필드산화막들; 상기 매몰산화막 내에서 상기 필드산화막의 일부분과 이에 인접된 매몰산화막 부분에 형성된 제1절연막들; 상기 매몰산화막 내에 매몰된 형태로 형성되며, 일표면이 상기 제1절연막들 사이 영역으로 노출된 스토리지 노드 전극과, 상기 매몰산화막 내에 상기 제1절연막에 의해 노출되지 않으며 상기 스토리지 노드 전극을 감싸도록 형성된 플레이트 전극과, 상기 스토리지 노드 전극과 상기 플레이트 전극 사이에 형성된 유전체층으로 이루어진 캐패시터; 상기 스토리지 노드 전극 상에 불순물이 도핑된 실리콘 에피층으로 형성된 소오스 영역; 상기 소오스 영역과 같은 두께로 상기 제1절연막 및 필드산화막 상에 형성된 제2절연막; 상기 소오스 영역 상에 실리콘 에피층으로 형성된 채널 영역; 상기 채널 영역의 상면 일부와 측면를 감싸도록 형성된 게이트 산화막; 상기 제2절연막 상의 상기 게이트 산화막 측면을 에워싸도록 형성된 게이트 전극; 상기 채널 영역 상에 불순물이 도핑된 실리콘 에피층으로 형성된 드레인 영역; 상기 제2절연막 상에 상기 게이트 전극을 덮도록 상기 드레인 영역과 같은 높이로 형성된 제3절연막; 상기 제3절연막 및 드레인 영역 상에 형성된 제4절연막; 및 상기 제4절연막 상에 형성되어 상기 게이트 전극과 드레인 영역에 각각 콘택된 워드라인 및 비트라인을 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자의 제조방법은 실리콘 기판 상에 필드산화막들을 형성하는 단계; 상기 필드산화막과 이에 인접된 상기 실리콘 기판 부분 상에 제1절연막을 형성하는 단계; 상기 실리콘 기판의 노출된 부분과 접촉되게 상기 제1절연막 부분 상에 배치되는 스토리지 노드 전극과, 상기 스토리지 노드 전극을 감싸는 형태의 유전체층 및 상기 유전체층을 감싸는 형태로 상기 제1절연막 상에 배치되는 플레이트 전극으로 이루어진 캐패시터를 형성하는 단계; 상기 필드산화막 상에 상기 플레이트 전극을 덮도록 매몰산화막을 형성하는 단계; 상기 매몰산화막 상에 베이스 기판을 접합시키는 단계; 상기 실리콘 기판을 상기 스토리지 노드 전극이 노출되도록 제거하는 단계; 상기 노출된 스토리지 노드 전극 상에 불순물이 도핑된 제1실리콘 에피층을 소정 두께로 성장시키는 단계; 상기 필드산화막 및 제1절연막 상에 상기 제1실리콘 에피층과 같은 두께로 제2절연막을 형성하는 단계; 상기 제1실리콘 에피층 상에 불순물이 도핑되지 않은 제2실리콘 에피층을 소정 두께로 성장시키는 단계; 상기 제2실리콘 에피층의 상부를 노출시키면서 측면을 감싸는 형태로 게이트 산화막을 형성하는 단계; 상기 제2절연막 상에 상기 게이트 산화막 부분을 둘러싸는 형태로 게이트 전극을 형성하는 단계; 상기 제2절연막 상에 상기 게이트 전극 및 게이트 산화막을 덮도록 제3절연막을 형성하는 단계; 상기 제2실리콘 에피층이 노출되도록 상기 제3절연막 및 게이트 산화막을 식각하는 단계; 상기 노출된 제2실리콘 에피층 상에 상기 제3절연막과 같은 높이로 불순물이 도핑된 제3실리콘 에피층을 성장시키는 단계; 상기 결과물의 상부에 상기 제3실리콘 에피층과 게이트 전극을 노출시키는 콘택홀을 갖는 제4절연막을 형성하는 단계; 및 상기 제4절연막 상에 상기 게이트 전극과 콘택되는 워드라인과 상기 제3실리콘 에피층과 콘택되는 비트라인을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 캐패시터는 매몰산화막 내에 매몰된 형태로 구비시키고, 그리고, 트랜지스터는 실리콘 에피 성장법을 이용하여 수직 구조로 형성시키기 때문에, 셀 지역과 주변회로 지역간의 단차 발생을 방지할 수 있고, 아울러, 게이트 전극 길이가 짧아지는 것에 기인된 단채널 효과의 발생도 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 실리콘 기판(1) 상에 공지된 국부산화(LOCOS) 공정 또는 쉘로우 트렌치 분리(Shallow Trench Isolation) 공정을 이용해서, 필드산화막들(2)을 형성한다. 그런다음, 상기 필드산화막들(2)을 덮는 두께로 상기 실리콘 기판(1) 상에 제 1 절연막(3)을 형성하고, 이어서, 공지된 식각 공정으로 상기 제 1 절연막(3)을 식각하여 패터닝한다. 이 때, 제 1 절연막(3)은 필드산화막(2)과 이에 인접된 실리콘 기판(1) 부분 상에만 존재하여, 그들 사이의 실리콘 기판(1)의 일부분이 노출되도록 한다.
다음으로, 전체 상부에 소정 불순물로 도핑된 다결정실리콘막을 증착하고, 이를 패터닝하여 스토리지 노드 전극(4)을 형성하고, 이어서, 상기 스토리지 노드 전극(5)을 감싸는 형태로 유전체층(5)을 형성한 후, 연이어서, 상기 유전체층(5)을 감싸도록 소정 불순물로 도핑된 다결정실리콘막으로 이루어진 플레이트 전극(6)을 형성한다. 이 결과, 스토리지 노드 전극(4)과 유전체층(5) 및 플레이트 전극(6)으로 이루어진 캐패시터(10)가 형성된다. 그리고나서, 결과물의 전면 상에 평탄화 및 본딩 매개체인 매몰산화막(7)을 형성한다.
도 1b를 참조하면, 전체를 지지하기 위한 베이스 기판(11)을 마련하고, 이러한 베이스 기판(11)을 전술한 매몰산화막(7) 상에 접합시킨다.
도 1c를 참조하면, 스토리지 노드 전극(4)과 필드산화막(2) 및 제1절연막(3)이 노출되도록, 그라인딩 및 화학적기계연마(Chemical Mechanlcal Polishing : 이하, CMP) 공정을 이용하여, 실리콘 기판을 제거한다.
도 1d를 참조하면, 공지된 선택적 실리콘 에피 성장법을 이용하여, 다결정실리콘막으로 이루어진 스토리지 노드 전극(4) 상에 불순물이 도핑되어진 제1실리콘 에피층(12)을 소정 두께로 성장시킨다. 여기서, 상기 제1실리콘 에피층(12)은 후속에서 소오스 영역이 될 부분이다. 그런다음, 상기 제1실리콘 에피층(12)을 덮는 두께로 전체 상부에 CVD 산화막을 증착하고, 이어서, 상기 제1실리콘 에피층(12)과 같은 높이가 되도록, CMP 공정으로 상기 CVD 산화막을 연마하여, 상기 제1실리콘 에피층(12)의 측면에 CVD 산화막으로 이루어진 제2절연막(13)을 형성한다.
도 1e를 참조하면, 선택적 실리콘 에피 성장법을 이용하여, 노출된 제1실리콘 에피층(12) 상에 불순물이 도핑되지 않은 제2실리콘 에피층(14)을 성장시킨다. 여기서, 상기 제2실리콘 에피층(14)은 후속에서 채널 영역이 될 부분이다. 또한, 채널 영역이 될 제2실리콘 에피층(14)은 원통형 또는 사각기둥의 형태를 갖도록 성장시킨다. 계속해서, 상기 제2실리콘 에피층(14)을 감싸는 형태로 게이트 산화막(15)을 형성한다.
그런다음, 결과물의 상부에 도전막, 예를들어, 도핑된 다결정실리콘막 또는 소정 금속막을 증착한 후, 상기 게이트 산화막(15)이 노출될 때까지, CMP 공정으로 상기 도전막을 연마하고, 연이어서, 상기 도전막을 식각하여 상기 제2실리콘 에피층(14)의 측부에 상기 게이트 산화막(15)을 둘러싸는 형태의 게이트 전극(16)을 형성한다. 이때, 게이트 전극(16)은, 예를들어, 채널 영역이 될 제2실리콘 에피층(14)이 원통형인 경우에는 동일하게 원통형으로 형성되고, 상기 제2실리콘 에피층(14)이 사각기둥인 경우에는 동일하게 사각기둥 형태로 형성된다.
도 1f를 참조하면, 결과물의 상부에 제3절연막(17)을 형성하고, 공지된 사진 식각 공정으로 상기 제3절연막(17) 및 게이트 산화막(15)을 식각하여, 제2실리콘 에피층(14)을 노출시키는 홀을 형성한다. 그런다음, 선택적 실리콘 에피 성장법으로 노출된 제2실리콘 에피층(14) 상에 상기 홀을 매립시키는 불순물이 도핑된 제3실리콘 에피층(18)을 성장시킨다. 여기서, 상기 제3실리콘 에피층(18)은 드레인 영역이 될 부분이다.
도 1g를 참조하면, 제3절연막(17) 및 제3실리콘 에피층(18) 상에 제4절연막(19)을 형성하고, 이어서, 상기 제4절연막을 식각하여, 상기 제3실리콘 에피층(18)을 노출시키는 비트라인 콘택홀을 형성한다. 그런다음, 상기 비트라인 콘택홀이 매립되도록, 제4절연막(19) 상에 금속막을 형성하고, 그리고나서, 상기 금속막을 패터닝하여 상기 제3실리콘 에피층(18)과 콘택되는 금속패턴(20)을 형성함으로써, 본 발명의 실시예에 따른 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자의 제조 공정을 완성한다.
한편, 도시되지는 않았으나, 제3실리콘 에피층(18)을 노출시키기 위한 제4절연막(19)의 식각시에는 게이트 전극(16)을 노출시키기 위한 식각도 함께 수행되고, 아울러, 금속패턴(20)은 제3실리콘 에피층(18)은 물론 게이트 전극(16)과도 콘택된다.
따라서, 상기한 금속패턴(20)은 게이트 전극들간을 연결시키는 워드라인 및 드레인 영역들간을 연결시키는 비트라인일 것이다.
도 2는 본 발명의 실시예에 따라 제조된 반도체 메모리 소자에서, 메모리셀 들의 배열을 보여주는 평면도이다.
도시된 바와 같이, 게이트 전극(16) 채널 영역(도시안됨)을 둘러싸는 형태로 구비되고, 수평적으로 동일 선상에 배치되는 셀들은 게이트 전극(16)과 콘택된 워드라인(21)에 의해 서로 연결되며, 수직적으로 동일 선상에 배치되는 셀들은 비트라인(22)에 의해 서로 연결된다.
상기와 같은 구조를 갖는 본 발명의 실시예에 따른 반도체 메모리 소자는 다음과 같은 잇점을 갖는다.
첫째, 채널 영역은 선택적 실리콘 에피 성장법으로 형성하였기 때문에, 벌크 실리콘에 비해 결함 밀도가 작으며, 이에 따라, 소자의 이동도를 증가시킬 수 있는 것에 기인하여, 고속 소자를 얻을 수 있게 된다.
둘째, 게이트 전극은 채널 영역을 둘러싸는 형태로 구비되기 때문에, 실질적인 게이트 전극의 길이가 증가되는 것으로 인하여 단채널 효과가 방지되고, 아울러, 캐리어의 이동이 채널 영역 전체를 통하여 이루어지기 때문에, 전류 구동력을 증가시킬 수 있는 것에 기인하여, 메모리 소자의 저전력화를 얻을 수 있다.
셋째, 수직 구조형으로 트랜지스터를 구비시키기 때문에, 메모리 소자의 집적도를 획기적으로 향상시킬 수 있다.
넷째, 캐패시터는 매몰된 형태로 형성되기 때문에, 셀 지역과 주변회로 지역간의 단차 발생을 방지할 수 있게 되고, 이에 따라, 후속 공정의 안정화를 도모할 수 있게 된다.
이상에서와 같이, 본 발명은 실리콘 에피 성장법을 이용하여 수직 구조로 트랜지스터를 형성시키기 때문에, 고집적화, 고속화 및 저전력화 소자에서 요구되는 특성들을 만족시킬 수 있고, 또한, 캐패시터를 매몰된 형태로 구비시키기 때문에, 셀 지역과 주변회로 지역간의 단차 발생을 방지할 수 있다. 따라서, 본 발명을 이용할 경우, 고성능 소자의 제조에 매우 유리하게 적용시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2는 본 발명의 실시예에 따라 형성된 반도체 메모리 소자에서, 메모리셀들의 배열을 보여주는 평면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 실리콘 기판 2 : 필드산화막
3 : 제1절연막 4 : 스토리지 노드 전극
5 : 유전체층 6 : 플레이트 전극
7 : 매몰산화막 10 : 캐패시터
11 : 베이스 기판 12 : 제1실리콘 에피층
13 : 제2절연막 14 : 제2실리콘 에피층
15 : 게이트 산화막 16 : 게이트 전극
17 : 제3절연막 18 : 제3실리콘 에피층
19 : 제4절연막 20 : 금속패턴
21 : 워드라인 22 : 비트라인

Claims (17)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치된 매몰산화막;
    상기 매몰산화막의 상부 표면 내에 형성된 필드산화막들;
    상기 매몰산화막 내에서 상기 필드산화막의 일부분과 이에 인접된 매몰산화막 부분에 형성된 제1절연막들;
    상기 매몰산화막 내에 매몰된 형태로 형성되며, 일표면이 상기 제1절연막들 사이 영역으로 노출된 스토리지 노드 전극과, 상기 매몰산화막 내에 상기 제1절연막에 의해 노출되지 않으며 상기 스토리지 노드 전극을 감싸도록 형성된 플레이트 전극과, 상기 스토리지 노드 전극과 상기 플레이트 전극 사이에 형성된 유전체층으로 이루어진 캐패시터;
    상기 스토리지 노드 전극 상에 불순물이 도핑된 실리콘 에피층으로 형성된 소오스 영역;
    상기 소오스 영역과 같은 두께로 상기 제1절연막 및 필드산화막 상에 형성된 제2절연막;
    상기 소오스 영역 상에 실리콘 에피층으로 형성된 채널 영역;
    상기 채널 영역의 상면 일부와 측면를 감싸도록 형성된 게이트 산화막;
    상기 제2절연막 상의 상기 게이트 산화막 측면을 에워싸도록 형성된 게이트 전극;
    상기 채널 영역 상에 불순물이 도핑된 실리콘 에피층으로 형성된 드레인 영역;
    상기 제2절연막 상에 상기 게이트 전극을 덮도록 상기 드레인 영역과 같은 높이로 형성된 제3절연막;
    상기 제3절연막 및 드레인 영역 상에 형성된 제4절연막; 및
    상기 제4절연막 상에 형성되어 상기 게이트 전극과 드레인 영역에 각각 콘택된 워드라인 및 비트라인을 포함하여 이루어지는 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 스토리지 노드 전극과 플레이트 전극은 도핑된 다결정실리콘막으로 형성된 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자.
  3. 삭제
  4. 제 1 항에 있어서, 상기 채널 영역은 비도핑된 실리콘 에피층으로 형성된 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 채널 영역은 원통형인 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자.
  6. 제 5 항에 있어서, 상기 게이트 전극은 원통형인 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자.
  7. 제 1 항 또는 제 4 항에 있어서, 상기 채널 영역은 사각기둥 형태인 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자.
  8. 제 7 항에 있어서, 상기 게이트 전극은 사각기둥 형태인 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자.
  9. 제 1 항에 있어서, 상기 게이트 전극은 도핑된 다결정실리콘막 또는 금속막으로 형성된 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자.
  10. 실리콘 기판 상에 필드산화막들을 형성하는 단계;
    상기 필드산화막과 이에 인접된 상기 실리콘 기판 부분 상에 제1절연막을 형성하는 단계;
    상기 실리콘 기판의 노출된 부분과 접촉되게 상기 제1절연막 부분 상에 배치되는 스토리지 노드 전극과, 상기 스토리지 노드 전극을 감싸는 형태의 유전체층 및 상기 유전체층을 감싸는 형태로 상기 제1절연막 상에 배치되는 플레이트 전극으로 이루어진 캐패시터를 형성하는 단계;
    상기 필드산화막 상에 상기 플레이트 전극을 덮도록 매몰산화막을 형성하는 단계;
    상기 매몰산화막 상에 베이스 기판을 접합시키는 단계;
    상기 실리콘 기판을 상기 스토리지 노드 전극이 노출되도록 제거하는 단계;
    상기 노출된 스토리지 노드 전극 상에 불순물이 도핑된 제1실리콘 에피층을 소정 두께로 성장시키는 단계;
    상기 필드산화막 및 제1절연막 상에 상기 제1실리콘 에피층과 같은 두께로 제2절연막을 형성하는 단계;
    상기 제1실리콘 에피층 상에 불순물이 도핑되지 않은 제2실리콘 에피층을 소정 두께로 성장시키는 단계;
    상기 제2실리콘 에피층의 상부를 노출시키면서 측면을 감싸는 형태로 게이트 산화막을 형성하는 단계;
    상기 제2절연막 상에 상기 게이트 산화막 부분을 둘러싸는 형태로 게이트 전극을 형성하는 단계;
    상기 제2절연막 상에 상기 게이트 전극 및 게이트 산화막을 덮도록 제3절연막을 형성하는 단계;
    상기 제2실리콘 에피층이 노출되도록 상기 제3절연막 및 게이트 산화막을 식각하는 단계;
    상기 노출된 제2실리콘 에피층 상에 상기 제3절연막과 같은 높이로 불순물이 도핑된 제3실리콘 에피층을 성장시키는 단계;
    상기 결과물의 상부에 상기 제3실리콘 에피층과 게이트 전극을 노출시키는 콘택홀을 갖는 제4절연막을 형성하는 단계; 및
    상기 제4절연막 상에 상기 게이트 전극과 콘택되는 워드라인과 상기 제3실리콘 에피층과 콘택되는 비트라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자의 제조방법.
  11. 제 10 항에 있어서, 상기 스토리지 노드 전극과 플레이트 전극은 도핑된 다결정실리콘막으로 형성하는 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자의 제조방법.
  12. 제 10 항에 있어서, 상기 제2실리콘 에피층은 원통형으로 형성하는 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자의 제조방법.
  13. 제 12 항에 있어서, 상기 게이트 전극은 원통형으로 형성하는 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자의 제조방법.
  14. 제 10 항에 있어서, 상기 제2실리콘 에피층은 사각기둥 형태로 형성하는 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자의 제조방법.
  15. 제 14 항에 있어서, 상기 게이트 전극은 사각기둥 형태로 형성하는 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자의 제조방법.
  16. 제 10 항에 있어서, 상기 게이트 전극을 도핑된 다결정실리콘막 또는 금속막으로 형성하는 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자의 제조방법.
  17. 제 10 항에 있어서, 상기 게이트 전극을 형성하는 단계는, 상기 제 1 절연막 상에 상기 게이트 산화막을 덮도록 도전막을 형성하는 단계; 상기 게이트 산화막이 노출되도록 상기 도전막을 연마하는 단계; 및 상기 연마된 도전막을 상기 게이트 산화막의 주위에 잔류하도록 식각하는 단계로 이루어지는 것을 특징으로 하는 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자의 제조방법.
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