KR0131369B1 - 전력용 반도체 장치 제조방법 - Google Patents
전력용 반도체 장치 제조방법Info
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Abstract
본 발명은 전력용 반도체 장치의 제조방법에 관한 것으로, P형 기판에 N-웰을 형성하고 상기 N-웰을 사용하여 PMOS 트랜지스터와 npn 바이폴라 트랜지스터를 구성하되, N-웰의 소정 부분에 P-베이스 확산 영역을 형성하여 이 P-베이스 확산 영역을 npn 바이폴라 트랜지스터의 베이스로 사용하면서 PMOS 트랜지스터의 드레인 전극이 포함되어 전기적으로 연결되게 하고, 또한 PMOS 트랜지스터의 소오스 전극과 npn 바이폴라 트랜지스터의 콜렉터 전극을 금속배선으로 연결하여 PMOS 트랜지스터를 입력단으로 하고 npn 바이폴라 트랜지스터를 출력단으로 동작하도록 하는 전력용 반도체 장치를 제조하는 방법에 관해 기술된다.
Description
제1도는 본 발명에 따른 전력용 반도체 장치의 단면도.
제2도는 제1도의 등가 회로도.
＊ 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : N-웰
3 : 필드 산화막 4 : P-베이스 확산영역
5 : 게이트 산화막 6 : 게이트 전극
7A : P+소오스 전극 7A' : N+소오스 전극
7B : P+드레인 전극 8 : N+에미터 전극
9 : N+콜렉터 전극 10 : 절연막
11A, 11B, 11C : 금속배선 G : 게이트 단자
S : 소오스 단자 D : 드레인 단자
B : 베이스 단자 C : 콜렉터 단자
E : 에미터 단자 Q1 : PMOS 트랜지스터
Q2 : npn 바이폴라 트랜지스터
본 발명은 전력용-반도체 장치의 제조방법에 관한 것으로, 특히 P형 기판에 N-웰을 형성하고 상기 N-웰을 사용하여 PMOS 트랜지스터와 npn 바이폴라 트랜지스터를 구성하되, N-웰의 소정 부분에 P-베이스(Base) 확산 영역을 형성하여 이 P-베이스 확산 영역을 npn 바이폴라 트랜지스터의 베이스로 사용하면서 PMOS 트랜지스터의 드레인 전극이 포함되어 전기적으로 연결되게 하고, 또한 PMOS 트랜지스터의 소오스 전극과 npn 바이폴라 트랜지스터의 콜렉터 전극을 금속배선으로 연결하여 PMOS 트랜지스터를 입력단으로 하고 npn 바이폴라 트랜지스터를 출력단으로 동작하도록 하는 전력용 반도체 장치 제조방법에 관한 것이다.
일반적으로, 반도체 전력용 소자는 개별 소자형태로 구현되며, 기존 Bi-MOS 전력소자의 경우 구현 공정이 복잡하고 수율이 낮아 단가가 높고, 저전압의 CMOS 논리 회로와 동일 칩상에서 구현할 수 없는 구조이다.
따라서, 본 발명은 PMOS 트랜지스터와 npn 바이폴라 트랜지스터를 기존 CMOS 공정을 기초로 구현하고 동일 칩상에서 전기적으로 결합하여 입력단을 PMOS 트랜지스터로, 출력단을 npn 바이폴라 트랜지스터로 동작되도록 하므로써 전류 이득, 항복 전압(Punch Through Voltage) 및 입력 저항을 크게할 수 있는 전력용 반도체 장치 제조방법을 제공함에 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 P형 기판에 N-웰을 형성한 후, 상기 N-웰의 경계 부분에 필드 산화막을 형성하는 단계와, 상기 필드 산화막으로 구분된 N-웰의 소정부분에 P형 불순물 이온주입 공정으로 소정 폭과 깊이를 갖는 P-베이스 확산 영역을 형성하여 npn 바이폴라 트랜지스터의 베이스 전극을 형성하는 단계와, 상기 P-베이스 확산 영역의 일측 경계 부분에 겹치도록 PMOS 트랜지스터의 게이트 산화막 및 게이트 전극을 형성한 후, 소오스 및 드레인 불순물 이온주입 공정으로 상기 게이트 전극 일측의 N-웰 기판에 P+소오스 전극을, 다른측인 P-베이스 확산 영역에 P+드레인 전극을 형성하는 단계와, 상기 P+드레인 전극을 형성한 후 N+불순물 이온주입 공정으로 P+소오스 전극과 맞닿는 부분에 N+소오스 전극을, P-베이스 확산 영역내에 포함되는 부분에 N+에미터 전극을, 그리고 N+콜렉터 전극을 형성하는 단계와, 전체 구조 상부에 절연막을 형성한 후 콘택 및 금속배선 공정을 실시하여 P+, N+소오스 전극, N+에미터 전극 및 N+콜렉터 전극상에 각각으로 금속배선을 형성하는 단계로 이루어진 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1도는 본 발명에 따른 전력용 반도체 장치의 단면도로서, 그 제조공정을 단계별로 설명하면 다음과 같다.
P형 기판(1)에 N-웰(2)을 형성한 후, 상기 N-웰(2) 경계 부분에 산화공정으로 소자간을 격리시키는 필드 산화막(3)을 형성한다.
상기 공정후 상기 필드 산화막(3)으로 구분된 N-웰(2)간의 소정 부분 즉, PMOS와 npn 바이폴라 트랜지스터의 경계 부분에 P형 불순물 이온주입 공정으로 일정 폭과 깊이를 갖는 P-베이스 확산 영역(4)을 형성하여 npn 바이폴라 트랜지스터의 베이스 전극을 형성한다. 상기 공정후전체 구조 상부에 산화막과 폴리실리콘을 적층한 후 리소그라피(Lithography) 공정 및 식각 공정으로 게이트 산화막(5)상에 게이트 전극(6)을 형성하되,상기 P-베이스 확산 영역(4)의 경계 부분상에 어느정도 겹치도록 형성한다.
상기 공정후 PMOS의 소오스 및 드레인 불순물 이온주입 공정으로 상기 게이트 전극(6) 일측의 N-웰 기판에 P+소오스 전극(7A)을 다른측인 P-베이스 확산영역에 P+드레인 전극(7B)을 형성한다.
상기 공정후 상기 P+소오스 전극(7A)에 접하는 N-웰(2)의 소정 부분과, 상기 P-베이스 확산 영역(4)의 소정부분과, npn 바이폴라 트랜지스터가 형성될 N-웰(2)의 소정 부분을 개방하여 N+불순물 이온주입 공정으로 P+소오스 전극(7A)과 맞닿는 부분에 N+소오스 전극(7A')을, P-베이스 확산 영역(4)에 포함되는 부분에 N+에미터
전극(8)을, 그리고 나머지 부분에 N+콜렉터 전극(9)을 형성한다.
상기 공정후 전체 구조 상부에 절연막(10)을 형성한 후, 콘택 및 금속배선 공정을 실시하여 P+, N+소오스 전극(7A, 7A'), N+에미터 전극(8) 및 N+콜렉터 전극(9)상에 각각으로 금속배선(11A, 11B 및 11C)을 형성한다.
상술한 바에 의하면 P형 불순물 이온주입 공정으로 형성된 P-베이스 확산영역(4)은 npn 바이폴라 트랜지스터의 베이스로 작용하며, 또한 PMOS의 드레인 전극(7B)을 포함하고 있어 전기적으로 연결된다.
그리고 제1도에 도시되지 않았지만 P+, N+소오스 전극(7A, 7A')과 N+콜렉터 전극(9)은 금속배선(11A 및 11C)에 의해 연결된다.
제2도는 상기 제1도의 등가 회로도로서, 이를 참조하여 본 발명을 더욱 상세히 설명하면, PMOS 트랜지스터(Q1)의 소오스 단자(S)와 npn 바이폴라 트랜지스터(Q2)의 콜렉터 단자(C)는 상호 접속되는데, 이는 제1도에서 소오스 금속배선(11A)과 콜렉터 금속배선(11C)에 의해 접속된다.
그리고, 드레인 단자(D)는 베이스 단자(B)와 접속되는데, 이는 제1도에서 P+드레인 전극(7B)이 베이스인 P-베이스 확산 영역(4)내에 포함되어 접속되는 형태가 된다.
즉, 게이트, 소오스 및 드레인 단자(G, S 및 D)를 갖는 PMOS 트랜지스터(Q1)는 베이스, 콜렉터 및 에미터 단자(B,C 및 E)를 갖는 npn 바이폴라 트랜지스터(Q2)와 결합하여 전력소자를 이루는데, 결합 방법에 있어 동일 칩상에서 금속배선에 의해 소오스와 콜렉터가 접속되고 P-베이스 확산 영역에 드레인이 공유되어 접속된다.
그리고 PMOS 트랜지스터(Q1)는 입력단으로 동작하고 npn 바이폴라 트랜지스터(Q2)는 출력단으로 동작한다.
동작을 간단히 설명하면, PMOS 트랜지스터(Q1)의 소오스(S)와 npn 바이폴라 트랜지스터(Q2)의 콜렉터(C)에는 전원 전압(VDD)이 인가되고, 드레인 전류는 npn 바이폴라 트랜지스터(Q2)의 베이스 전류 성분이 되어 회로의 총전류 It는 바이폴라 트랜지스터(Q2)의 공통에미터 전류 이득(Common Emitter Current Gain)만큼 증폭
된다.
따라서 바이폴라 트랜지스터(Q2)의 에미터 전류는 IE= It= Id+ Ic= (1 + hfe) Id이다.
즉, 공통 에미터 전류 이득은 hfe이므로 에미터에 흐르는 전류(IE)는 PMOS의 드레인 전류 Id가 1+hfe만큼 증폭되며, 이에 따라 전류구동 능력이 PMOS에 비하여 1+hfe만큼 커지고, 항복 전압은 PMOS의 펀치스루 전압(Punch through Vo1tage)이 아닌 바이폴라 트랜지스터의 콜렉터와 에미터간의 항복 전압과 같으므로 항복 전압이 커지며, 또한 입력단이 PMOS로 구성되므로 입력저항도 높게된다. 상술한 바와 같이 본 발명에 의하면 PMOS 트랜지스터와 npn 바이폴라 트랜지스터를 전기적으로 결합하여 전류구동 능력과 항복 전압 및 입력 전압이 증가되는 PMOS 트랜지스터와 npn 바이폴라 트랜지스터의 장점을 동시에 가지는 전력소자를 구현할 수 있고, 또한 동일 칩상에서 저전압 CMOS 논리 회로와 공존할 수 있는 소자구조이므로 시스템의 크기를 줄일 수 있으며 신뢰도를 증가시킬 수 있다.
Claims (2)
- P형 기판에 N-웰을 형성한 후, 상기 N-웰의 경계 부분에 필드 산화막을 형성하는 단계와, 상기 필드 산화막으로 구분된 N-웰의 소정 부분에 P형 불순물 이온주입공정으로 소정폭과 깊이를 갖는 P-베이스 확산 영역을 형성하여 npn바이폴라 트랜지스터의 베이스 전극을 형성하는 단계와, 상기 P-베이스 확산 영역의 일측 경계부분에 겹치도록 PMOS 트랜지스터의 게이트 산화막 및 게이트 전극을 형성한 후, 소오스 및 드레인 불순물 이온주입공정으로 상기 게이트 전극 일측의 N-웰 기판에 P+소오스 전극을, 다른측인 P-베이스 확산 영역에 P+드레인 전극을 형성하는 단계와, 상기 P+드레인 전극을 형성한 후 N+불순물 이온주입 공정으로 P+ 소오스 전극과 맞닿는 부분에 N+소오스 전극을, P-베이스 확산 영역내에 포함되는 부분에 N+에미터 전극을, 그리고 N+콜렉터 전극을 형성하는 단계와, 전체 구조 상부에 절연막을 형성한 후 콘택 및 금속배선 공정을 실시하여 P+, N+소오스 전극, N+에미터 전극 및 N+콜렉터 전극상에 각각으로 금속배선을 형성하는 단계로 이루어진 것을 특징으로 하는 전력용 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 P+, N+소오스 전극과 N+콜렉터 전극은 금속배선으로 연결되고, 상기 P+드레인 전극은 P-베이스 전극에 공유되어 PMOS 트랜지스터와 npn 바이폴라 트랜지스터를 전기적으로 결합되게 하는 것을 특징으로 하는 전력용 반도체 장치의 제조방법.
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