JPH0278275A - 出力回路 - Google Patents
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- JPH0278275A JPH0278275A JP63228671A JP22867188A JPH0278275A JP H0278275 A JPH0278275 A JP H0278275A JP 63228671 A JP63228671 A JP 63228671A JP 22867188 A JP22867188 A JP 22867188A JP H0278275 A JPH0278275 A JP H0278275A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、導電変調型デバイスとその回路に係り、特に
リース接地で使用するのに好適な導電変調型デバイスと
これを用いた出力回路に関する。
リース接地で使用するのに好適な導電変調型デバイスと
これを用いた出力回路に関する。
従来、導電変調型ＭＯＳサイリスタに関してはアイ・イ
ー・デー・エム、コンファレンスダイジェスト（１９８
５年）第７２４頁から第７２７頁（ＩＥＤＭ Ｃｏｎｆ
、Ｄｉｇｅｓｔ （Ｌ ９８５） ｐ ｐ ７２４−７
２７）において論じられている。
ー・デー・エム、コンファレンスダイジェスト（１９８
５年）第７２４頁から第７２７頁（ＩＥＤＭ Ｃｏｎｆ
、Ｄｉｇｅｓｔ （Ｌ ９８５） ｐ ｐ ７２４−７
２７）において論じられている。
上記従来技術は誘電体分離構造のデバイスであり、寄生
トランジスタ動作が生じやすい接合分離構造内に製作可
能なデバイス構造については配慮がなされていなかった
。また、このような導電変調型ＭＯＳサイリスタをトー
テム・ボール型出力回路の電流吸込用素子として使用す
ることについては検討がなされていなかった。
トランジスタ動作が生じやすい接合分離構造内に製作可
能なデバイス構造については配慮がなされていなかった
。また、このような導電変調型ＭＯＳサイリスタをトー
テム・ボール型出力回路の電流吸込用素子として使用す
ることについては検討がなされていなかった。
本発明の第１の目的は、接合分離構造内に製作可能なソ
ース接地形導電変調型ＭＯＳデバイスを提供することに
ある。
ース接地形導電変調型ＭＯＳデバイスを提供することに
ある。
本発明の第２の目的は、少ない素子構成で実現可能で、
電流吸込能力も高いトーテム・ボール型出力回路を提供
することにある。
電流吸込能力も高いトーテム・ボール型出力回路を提供
することにある。
上記第１の目的は、導電変調型ＭＯＳデバイスのドレイ
ン領域をアイソレーション拡散層と兼用して用いている
前記導電変調型ＭＯＳデバイスのボディ領域で囲むこと
により達成される。
ン領域をアイソレーション拡散層と兼用して用いている
前記導電変調型ＭＯＳデバイスのボディ領域で囲むこと
により達成される。
上記第２の目的は、従来のトーテムボール型出力回路の
電流吸込用ＭＯＳトランジスタ部と、＊流吸込用ダイオ
ードまたは、電流掃出用ＭＯＳトランジスタのゲート保
護として用いられているダイオードを導電変調型ＭＯＳ
デバイスに置き換えることにより達成される。
電流吸込用ＭＯＳトランジスタ部と、＊流吸込用ダイオ
ードまたは、電流掃出用ＭＯＳトランジスタのゲート保
護として用いられているダイオードを導電変調型ＭＯＳ
デバイスに置き換えることにより達成される。
接合分離構造内にソース接地で作られた導電変調型ＭＯ
Ｓデバイスでは、アイソレーション領域（導電変調型Ｍ
ＯＳデバイスのボディ領域）に流れる電流も有効なソー
ス電流となるため、接合分離構造内でも、無効電流のな
いデバイスとして動作する。
Ｓデバイスでは、アイソレーション領域（導電変調型Ｍ
ＯＳデバイスのボディ領域）に流れる電流も有効なソー
ス電流となるため、接合分離構造内でも、無効電流のな
いデバイスとして動作する。
以下、本発明の実施例を図面により詳細に説明する。
第１図は、本発明の第１の実施例の半導体装置である６
本半導体装置の製造方法は以下のようになる。すなわち
、Ｐ型基板２の上にＮ型エピタキシャル層４を形成し、
Ｐ型アイソレーション拡散層５を形成する。次に、Ｐ型
拡散層６を拡散し、ゲート酸化膜を形成後、多結晶シリ
コン層７をデポジションし、ゲートを作る。その後、こ
の多結晶シリコンゲートをマスクにして、Ｐ型拡散層８
とＮ型拡散層１０を形成する。最後にＰ型拡散層１１を
形成し、コンタクトポ１−エツチング工程終了後にアル
ミニウム電極１３を形成する。
本半導体装置の製造方法は以下のようになる。すなわち
、Ｐ型基板２の上にＮ型エピタキシャル層４を形成し、
Ｐ型アイソレーション拡散層５を形成する。次に、Ｐ型
拡散層６を拡散し、ゲート酸化膜を形成後、多結晶シリ
コン層７をデポジションし、ゲートを作る。その後、こ
の多結晶シリコンゲートをマスクにして、Ｐ型拡散層８
とＮ型拡散層１０を形成する。最後にＰ型拡散層１１を
形成し、コンタクトポ１−エツチング工程終了後にアル
ミニウム電極１３を形成する。
本発明の半導体装置は、従来のソース接地型横型ＭＯＳ
トランジスタのドレイン領域内に、トレイン領域とは反
対導電型のアノード領域を設けた構造となっており、ソ
ース端子Ｓ、ゲート端子Ｇ。
トランジスタのドレイン領域内に、トレイン領域とは反
対導電型のアノード領域を設けた構造となっており、ソ
ース端子Ｓ、ゲート端子Ｇ。
ドレイン端子り、アノード端子Ａからなる導電変調型デ
バイスとなっている。Ｎ型ドレイン領域は、Ｐ形アイソ
レーション領域と兼用して用いられているボディ領域２
，５．８に囲まれたソース接地構造となっているため、
アノード領域からドレイン領域に注入されたホールが基
板２に達しても、ソース電流として有効な電流となる。
バイスとなっている。Ｎ型ドレイン領域は、Ｐ形アイソ
レーション領域と兼用して用いられているボディ領域２
，５．８に囲まれたソース接地構造となっているため、
アノード領域からドレイン領域に注入されたホールが基
板２に達しても、ソース電流として有効な電流となる。
なお、Ｎ型拡散層６は、アノード・ソース間のパンチス
ルー耐圧向上と、アノードからのホールの注入量を抑制
するために設けたもので、Ｎ型エピタキシャル層４の濃
度が低い場合に必要となる。
ルー耐圧向上と、アノードからのホールの注入量を抑制
するために設けたもので、Ｎ型エピタキシャル層４の濃
度が低い場合に必要となる。
第２図は、本発明の第２の実施例の半導体装置である０
本実施例では、Ｐ型基板の濃度を上層２に比べて下層１
を高くした構造としている。このため導電変調型ＭＯＳ
デバイスをはじめとする同一チップ上の素子耐圧を低下
させることなく、導電変調型ＭＯＳデバイスの基板電位
を固定しやすい構造となっている。
本実施例では、Ｐ型基板の濃度を上層２に比べて下層１
を高くした構造としている。このため導電変調型ＭＯＳ
デバイスをはじめとする同一チップ上の素子耐圧を低下
させることなく、導電変調型ＭＯＳデバイスの基板電位
を固定しやすい構造となっている。
第３図は、本発明の第３の実施例の半導体装置である。
本実施例では、アノード端子をドレイン領域とショット
キ接合した場合の断面構造図である。ショットキ接合か
らの注入を用いた導電変調型ＭＯＳトランジスタに関し
てはＩＥＥＥ、Ｔｒａｎｓ、ＥＤ−２３Ｎｎ Ｌ ２
１９８６ ｐ １９４０〜１９４７で。
キ接合した場合の断面構造図である。ショットキ接合か
らの注入を用いた導電変調型ＭＯＳトランジスタに関し
てはＩＥＥＥ、Ｔｒａｎｓ、ＥＤ−２３Ｎｎ Ｌ ２
１９８６ ｐ １９４０〜１９４７で。
報告されているが、本デバイスでは、この特性を利用し
た、ソース接地型４端子素子となっている。
た、ソース接地型４端子素子となっている。
第４図は、本発明の第４の実施例である、本実施例では
、アノード端子を低濃度Ｐ膨拡散層９に接続しており、
第１図と第３図の中間的特性が得られる。
、アノード端子を低濃度Ｐ膨拡散層９に接続しており、
第１図と第３図の中間的特性が得られる。
第５図は、本発明の第５の実施例である。本実施例では
、Ｐ形埋込層３をドレイン側に張り出した構造としてい
る。これにより、多結晶シリコンゲート７直下のチャネ
ル部周辺での電界集中防止を行なっている。またアノー
ド、トレイン、ボディで構成されるＰＮＰトランジスタ
の電流増幅率を増加する働きと、基板に流れる電流によ
る基型電位の変動を小さくする働きがある。
、Ｐ形埋込層３をドレイン側に張り出した構造としてい
る。これにより、多結晶シリコンゲート７直下のチャネ
ル部周辺での電界集中防止を行なっている。またアノー
ド、トレイン、ボディで構成されるＰＮＰトランジスタ
の電流増幅率を増加する働きと、基板に流れる電流によ
る基型電位の変動を小さくする働きがある。
第６図は本願明細書の回路図に用いるＮチャネル導電変
調型デバイスのシンボル図である。Ａはアノード端子、
Ｄはドレイン端子、Ｇはゲート端子、Ｓはソース端子で
ある。本シンボル図では、ソースとボディを短絡した場
合を示している。
調型デバイスのシンボル図である。Ａはアノード端子、
Ｄはドレイン端子、Ｇはゲート端子、Ｓはソース端子で
ある。本シンボル図では、ソースとボディを短絡した場
合を示している。
第７図は、本発明の第６の実施例を示す回路図である。
本実施例では、通常のトーテム・ボール型出力回路の電
流吸入用ＭＯ８ｔ−ラｔ−ランジス型流掃出用ＭＯＳト
ランジスタのゲート保護ダイオードを融合した部分をＮ
チャネル導電変調型ＭＯＳデバイスＭ１で置き変えてい
る。このため。
流吸入用ＭＯ８ｔ−ラｔ−ランジス型流掃出用ＭＯＳト
ランジスタのゲート保護ダイオードを融合した部分をＮ
チャネル導電変調型ＭＯＳデバイスＭ１で置き変えてい
る。このため。
従来の回路に比べ、回路の占有面積低減と電流吸込能力
向上を図れる。導電変調型ＭＯＳデバイスＭ１としては
、本発明の第１図から第５図に示したソース接地形の導
電変調形ＭＯＳトランジスタを使用できる。Ｍ２のゲー
トへの電流供給は定電流でも良いが、ここでは、入力端
子ＶＩＮＺによりＭ８のドレイン電流を制御できる回路
としている。
向上を図れる。導電変調型ＭＯＳデバイスＭ１としては
、本発明の第１図から第５図に示したソース接地形の導
電変調形ＭＯＳトランジスタを使用できる。Ｍ２のゲー
トへの電流供給は定電流でも良いが、ここでは、入力端
子ＶＩＮＺによりＭ８のドレイン電流を制御できる回路
としている。
出力Ｖ ＯＵＴの立上げには、 ＶＩＮＩ を“Ｌ Ｉ
＋にし、Ｖ ｒｓｚをＬＬ ＨＩ＋にする。これにより
、ｎチャネルＭＯＳトランジスタＭ２のゲートは、Ｐチ
ャネルＭＯＳトランジスタからの電流供給により立上が
り、Ｍ２のゲート・ソース間電圧は導電変調形ＭＯＳト
ランジスタに内蔵しているダイオードの降伏電圧値でク
ランプされるまで増加可能となる。
＋にし、Ｖ ｒｓｚをＬＬ ＨＩ＋にする。これにより
、ｎチャネルＭＯＳトランジスタＭ２のゲートは、Ｐチ
ャネルＭＯＳトランジスタからの電流供給により立上が
り、Ｍ２のゲート・ソース間電圧は導電変調形ＭＯＳト
ランジスタに内蔵しているダイオードの降伏電圧値でク
ランプされるまで増加可能となる。
Ｍ２に流れる電流により、出力電圧ＶＯＵＴは、増加す
るが、この時、導電変調型ＭＯＳデバイスのアノード・
ドレイン間は逆バイアスされているため、ドレイン内に
は、少数キャリアの注入がなされない。このため、Ｍｌ
のオフ耐圧は、通常のＭＯＳトランジスタのオフ耐圧と
同一となる。−方、出力の立下げの時には、Ｖ ｘｎｘ
を“Ｈ”とし、Ｖ ｒＮｚをＩＩＬ”とする。これによ
り、Ｍ２はカットオフとなり、また導電変調型ＭＯＳト
ランジスタＭｌのアノード・ドレイン接合は順バイアス
される。このため、Ｍｌのドレインへの注入が行なわれ
、アノード、ドレイン、ボディで構成されるバイポーラ
トランジスタ動作による電流成分により、電流吸込能力
は向上する。なお、この出力立下げの時に導電変調型デ
バイスＭ１に過電流が流れる可能性がある場合には、Ｖ
ｒｐｒｚをＩＩＨ”にし、Ｍｌのドレインに電流を供
給し、Ｍｌのアノード。
るが、この時、導電変調型ＭＯＳデバイスのアノード・
ドレイン間は逆バイアスされているため、ドレイン内に
は、少数キャリアの注入がなされない。このため、Ｍｌ
のオフ耐圧は、通常のＭＯＳトランジスタのオフ耐圧と
同一となる。−方、出力の立下げの時には、Ｖ ｘｎｘ
を“Ｈ”とし、Ｖ ｒＮｚをＩＩＬ”とする。これによ
り、Ｍ２はカットオフとなり、また導電変調型ＭＯＳト
ランジスタＭｌのアノード・ドレイン接合は順バイアス
される。このため、Ｍｌのドレインへの注入が行なわれ
、アノード、ドレイン、ボディで構成されるバイポーラ
トランジスタ動作による電流成分により、電流吸込能力
は向上する。なお、この出力立下げの時に導電変調型デ
バイスＭ１に過電流が流れる可能性がある場合には、Ｖ
ｒｐｒｚをＩＩＨ”にし、Ｍｌのドレインに電流を供
給し、Ｍｌのアノード。
ドレイン間電圧の調整によりＭｌが過電流により破壊す
ることを防止できる。
ることを防止できる。
第８図は本発明の第７の実施例である。本実施例では第
７図に示したトーテム・ボール型出力回路の電流吸込能
力向上のため、電流吸込用ＮチャネルＭｏＳトランジス
タＭ８を追加している。
７図に示したトーテム・ボール型出力回路の電流吸込能
力向上のため、電流吸込用ＮチャネルＭｏＳトランジス
タＭ８を追加している。
第９図は本発明の第８の実施例の半導体回路である。本
実施例では、第７図に示した出力回路を２組以上並らべ
て、導電変調型デバイスのドレイン領域への電流供給を
同時に行なえるようにした回路である。本実施例の回路
は、ＥＬ（エレクトロルミネセンス）ディスプレイやプ
ラズマディスプレイ等のマトリックス状負荷の行駆動回
路や列駆動回路に適用することが可能である。
実施例では、第７図に示した出力回路を２組以上並らべ
て、導電変調型デバイスのドレイン領域への電流供給を
同時に行なえるようにした回路である。本実施例の回路
は、ＥＬ（エレクトロルミネセンス）ディスプレイやプ
ラズマディスプレイ等のマトリックス状負荷の行駆動回
路や列駆動回路に適用することが可能である。
第１０図は本発明の第９の実施例の半導体回路である。
本回路はたとえば出力端子と電源側との間に負荷を接続
し、ローサイドスイッチ回路として使用する。本回路の
立上げと立下げは、基本的には、入力端子Ｖ Ｉ Ｎ
１のみで行なえるが、導電変調型デバイスのドレインに
制御電流を供給できるようにしたため、従来の導電変調
型ＭＯ３）−ランジスタを用いた場合に比して出力ＶＯ
ＵＴの立上げを高速化したり、出力ＶＯＵＴの立下げ時
に、導電変調型デバイスＭｌに過電流が流れることを防
止するようにＭδのドレイン電流を調節できる。
し、ローサイドスイッチ回路として使用する。本回路の
立上げと立下げは、基本的には、入力端子Ｖ Ｉ Ｎ
１のみで行なえるが、導電変調型デバイスのドレインに
制御電流を供給できるようにしたため、従来の導電変調
型ＭＯ３）−ランジスタを用いた場合に比して出力ＶＯ
ＵＴの立上げを高速化したり、出力ＶＯＵＴの立下げ時
に、導電変調型デバイスＭｌに過電流が流れることを防
止するようにＭδのドレイン電流を調節できる。
第１１図は本発明の第１０の実施例の半導体回路である
。本回路では、導電変調型デバイスのドレインを出力端
子とし、アノードに制御電流を供給する回路とした。本
回路の場合も、出力端子と電源側との間に負荷を接続し
、ローサイドスイッチ回路として使用できる。本回路の
立上げと立下げも、基本的には、入力端子Ｖｒｓｚのみ
で行えるが、導電変調型デバイスのアノードに制御電流
を供給できるようにしたため、通常のＭｏＳトランジス
タを用いた場合に比べ、出力Ｖｏｕｔの立上げを高速化
したり、出力と接地電位との間の残り電圧を低減するこ
とが可能である。
。本回路では、導電変調型デバイスのドレインを出力端
子とし、アノードに制御電流を供給する回路とした。本
回路の場合も、出力端子と電源側との間に負荷を接続し
、ローサイドスイッチ回路として使用できる。本回路の
立上げと立下げも、基本的には、入力端子Ｖｒｓｚのみ
で行えるが、導電変調型デバイスのアノードに制御電流
を供給できるようにしたため、通常のＭｏＳトランジス
タを用いた場合に比べ、出力Ｖｏｕｔの立上げを高速化
したり、出力と接地電位との間の残り電圧を低減するこ
とが可能である。
本発明によれば、ドレイン内への少数キャリア注入量を
制御することができる導電変調型ＭＯＳデバイスを実現
できるので、電流駆動能力、オン抵抗、耐圧を最適制御
できる。また、本デバイスをトーテム・ボール型回路に
用いた場合、電流吸込用ダイオードまたは、電流掃出用
ＭＯＳトランジスタのダイオードが不要となり、また、
電流吸込能力も向上するという効果がある。
制御することができる導電変調型ＭＯＳデバイスを実現
できるので、電流駆動能力、オン抵抗、耐圧を最適制御
できる。また、本デバイスをトーテム・ボール型回路に
用いた場合、電流吸込用ダイオードまたは、電流掃出用
ＭＯＳトランジスタのダイオードが不要となり、また、
電流吸込能力も向上するという効果がある。
第１図は本発明の第１の実施例の半導体装置の断面図、
第２図は本発明の第２の実施例の半導体装置の断面図、
第３図は本発明の第３の実施例の半導体装置の断面図、
第４図は本発明の第４の実施例の半導体装置の断面図、
第５図は本発明の第５の実施例の半導体装置の断面図、
第６図は本発明の半導体装置を示すシンボル図、第７図
は本発明の第６の実施例の半導体回路図、第８図は本発
明の第７の実施例の半導体回路図、第９図は本発明の第
８の実施例の半導体回路図、第１０図は本発明の第９の
実施例の半導体回路図、第１１図は本発明の第１０の実
施例の半導体回路図である。 １・・・高濃度Ｐ型シリコン層、２・・・Ｐ型シリコン
層。 ３・・・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、
５゜８．１１・・・Ｐ型拡散層、６，１ｏ・・・Ｎ型拡
散層、７・・・多結晶シリコン層、９・・・低能塵Ｐ型
拡散層、１２・・・絶絶層、１３・・・アルミ電極、Ｍ
ｌ、 Ｍｌ、。 Ｍ、 ２１・・・Ｎチャネル導電変調型デバイス、Ｍｚ
、Ｍδ。 Ｍｌ２． Ｍ２２・・・ＮチャネルＭＯＳトランジスタ
、Ｍ８． Ｍ４． Ｍａｌ、 Ｍｌ３１ Ｍ２ａ −Ｐ
チャネ＃ＭＯＳトランジスタ、ＶＨ・・・高電源電圧、
ＶＩＮＩＩ Ｖｕ＋ｚ＋ＶＩＮ（１）、 Ｖ＋Ｎ（ｘ）
−入力電圧、ＶＯＵＴＩ ＶＯＵＴ（１）ＩＶＯＴＬＩ
（２）・・・出力電圧、Ｖｃ・・・制御電圧。 第 ５ 図 ｚ Ｐ型シリコン眉 ３ Ｆ型埋込層 ４ Ｎシ（ビニニー７ヤーシ潟、）帽 ５ Ｐ型紘章ｊ １ｚ 奈色縁１ ＡＣ，ｎ−
第２図は本発明の第２の実施例の半導体装置の断面図、
第３図は本発明の第３の実施例の半導体装置の断面図、
第４図は本発明の第４の実施例の半導体装置の断面図、
第５図は本発明の第５の実施例の半導体装置の断面図、
第６図は本発明の半導体装置を示すシンボル図、第７図
は本発明の第６の実施例の半導体回路図、第８図は本発
明の第７の実施例の半導体回路図、第９図は本発明の第
８の実施例の半導体回路図、第１０図は本発明の第９の
実施例の半導体回路図、第１１図は本発明の第１０の実
施例の半導体回路図である。 １・・・高濃度Ｐ型シリコン層、２・・・Ｐ型シリコン
層。 ３・・・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、
５゜８．１１・・・Ｐ型拡散層、６，１ｏ・・・Ｎ型拡
散層、７・・・多結晶シリコン層、９・・・低能塵Ｐ型
拡散層、１２・・・絶絶層、１３・・・アルミ電極、Ｍ
ｌ、 Ｍｌ、。 Ｍ、 ２１・・・Ｎチャネル導電変調型デバイス、Ｍｚ
、Ｍδ。 Ｍｌ２． Ｍ２２・・・ＮチャネルＭＯＳトランジスタ
、Ｍ８． Ｍ４． Ｍａｌ、 Ｍｌ３１ Ｍ２ａ −Ｐ
チャネ＃ＭＯＳトランジスタ、ＶＨ・・・高電源電圧、
ＶＩＮＩＩ Ｖｕ＋ｚ＋ＶＩＮ（１）、 Ｖ＋Ｎ（ｘ）
−入力電圧、ＶＯＵＴＩ ＶＯＵＴ（１）ＩＶＯＴＬＩ
（２）・・・出力電圧、Ｖｃ・・・制御電圧。 第 ５ 図 ｚ Ｐ型シリコン眉 ３ Ｆ型埋込層 ４ Ｎシ（ビニニー７ヤーシ潟、）帽 ５ Ｐ型紘章ｊ １ｚ 奈色縁１ ＡＣ，ｎ−
Claims (1)
- 【特許請求の範囲】 １、素子分離領域と兼用して用いられるボディ領域でド
レイン領域が分離され、そのドレイン領域内にドレイン
とは反対導電型のアノード領域または、ドレインとシヨ
ツトキ接合で接続されるアノードを設け、アノード端子
、ドレイン端子、ゲート端子、ソース端子を有すること
を特徴とする導電変調型ＭＯＳデバイス。 ２、ドレイン領域直下のシリコン基板が、低不純物濃度
の上層部と高不純物濃度の下層部からなることを特徴と
する請求項第１項記載の導電変調型ＭＯＳデバイス ３、導電変調型ＭＯＳデバイスの、アノード端子を出力
端子とし、ゲート端子を第１の制御端子とし、ドレイン
端子を第２の制御端子とすることを特徴とする半導体回
路。 ４、導電変調型ＭＯＳデバイスのドレイン端子を出力端
子とし、ゲート端子を第１の制御端子とし、アノード端
子を第２の制御端子とすることを特徴とする半導体回路
。 ５、導電変調型ＭＯＳデバイスのアノード端子を出力端
子に接続し、アノード端子とドレイン端子をＭＯＳトラ
ンジスタのソース端子とゲート端子に各々接続したこと
を特徴とするトーテムボール型出力回路。 ６、導電変調型ＭＯＳデバイスのアノード端子を出力端
子に接続し、アノード端子とドレイン端子をバイポーラ
・トランジスタのエミッタ端子とベース端子に各々接続
したことを特徴とするトーテムボール型出力回路。 ７、請求項第１項または第２項の導電変調型ＭＯＳデバ
イスを用いたことを特徴とする請求項第３項乃至第６項
記載の半導体回路。 ８、請求項第３項乃至第７項記載の半導体回路のいずれ
かを駆動回路に用いたこと特徴とするディスプレイ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228671A JP2728453B2 (ja) | 1988-09-14 | 1988-09-14 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228671A JP2728453B2 (ja) | 1988-09-14 | 1988-09-14 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0278275A true JPH0278275A (ja) | 1990-03-19 |
| JP2728453B2 JP2728453B2 (ja) | 1998-03-18 |
Family
ID=16879989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63228671A Expired - Fee Related JP2728453B2 (ja) | 1988-09-14 | 1988-09-14 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728453B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0649175A1 (de) * | 1993-10-15 | 1995-04-19 | Siemens Aktiengesellschaft | Laterales IGBT-Bauteil mit schaltbarer Anodenstruktur |
| EP0730308A2 (de) * | 1995-03-01 | 1996-09-04 | Siemens Aktiengesellschaft | Integrierte Schaltungsanordnung mit mindestens einem IGBT |
| TWI402967B (zh) * | 2008-09-30 | 2013-07-21 | Sanken Electric Co Ltd | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131580A (ja) * | 1985-11-27 | 1987-06-13 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 高速スイツチング横形絶縁ゲ−トトランジスタ |
| JPS6325973A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-09-14 JP JP63228671A patent/JP2728453B2/ja not_active Expired - Fee Related
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| US5519241A (en) * | 1993-10-15 | 1996-05-21 | Siemens Aktiengesellschaft | Circuit structure having at least one bipolar power component and method for the operation thereof |
| EP0730308A2 (de) * | 1995-03-01 | 1996-09-04 | Siemens Aktiengesellschaft | Integrierte Schaltungsanordnung mit mindestens einem IGBT |
| EP0730308A3 (de) * | 1995-03-01 | 1997-09-03 | Siemens Ag | Integrierte Schaltungsanordnung mit mindestens einem IGBT |
| TWI402967B (zh) * | 2008-09-30 | 2013-07-21 | Sanken Electric Co Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2728453B2 (ja) | 1998-03-18 |
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